Внутрішня організація

При розробці структури процесора слід виходити з таких моментів. У процесорі реалізується конвеєрний принцип обробки інформації. Використовується або двоступеневий, або триступеневий конвеєр. Два можливі варіанти структурної організації процесора показані на рисунках 2.10 і 2.11.

Для двоступеневого конвеєра (рисунок 2.10) виділяються фаза вибірки команди і фаза виконання команди. Паралельно і асинхронно можуть працювати два процесори: процесор пам'яті і виконавчий процесор. Процесор пам'яті забезпечує роботу з пам'яттю команд і пам'яттю даних, а також з кеш-пам'яттю. На виконавчий процесор покладаються функції, пов'язані з дешифруванням і виконанням команд. Для триступеневого конвеєра (рисунок 2.11) виділяються фази: вибірки команди з пам'яті; дешифрування команди і вибірки операндів; виконання команди і записи результату.

Рисунок 2.10 Організації процесора для двоступеневого конвеєра

Рисунок 2.11 Організації процесора для триступеневого конвеєра

При використанні триступеневого конвеєра (рисунок 2.11) до складу процесора можуть входити, наприклад адресний процесор, процесор шини, процесор команд і виконавчий процесор.

Процесор шини керує виконанням основних операцій на шині. Адресний процесор виконує операції адресної арифметики та операції, пов'язані з перетворенням віртуальних адрес у фізичні з використанням таблиці переадресації (TLB). Процесор команд виконує функції, пов'язані з дешифруванням команд, і витяг операндів. Виконавчий процесор зайнятий власне виконанням операції.

Реєстрова пам'ять реалізується на реєстрових файлах, що допускають в одному такті вибірку двох операндів і запис одного

операнда. Дані при цьому вибираються з реєстрових файлів по передньому фронту імпульсу синхронізації і записуються по задньому фронту. Операційні пристрої, як цілочисельні, так і з ПК, є комбінаційну схему. Всі цілочисельні операції виконуються за 1 такт, а з ПК - за фіксоване число тактів. Наприклад, додавання з ПК і множення з ПК виконуються за 2 такта, а поділ з ПК - за 5 тактів. Арифметичні операції з ПК виконуються або в співпроцесор, або в окремому арифметико-логічному пристрої (АЛП).

Рисунок 2.12 Загальна структура виконавчої підсистеми

Узагальнена структура виконавчої підсистеми показана на рисунок 2.12. Основними елементами виконавчої підсистеми є регістровий файл і

АЛП. З переднього фронту синхроімпульса з реєстрового файлу одночасно обираємо 2 операнда, відповідних адресам R2 і R3. Протягом часу тривалості тактового імпульсу сигнали поширюються через комбінаційні схеми АЛП. При цьому виконувана операція визначається подається на вхід АЛП кодом операції (OPC). Якщо на керуючий вхід реєстрового файлу подається сигнал дозволу запису WR, то на задньому фронту в регістровому файлі за адресою R1 запам'ятовується результат виконання операції.

У випадку, якщо завданням передбачено підтримку механізму роботи з віртуальною пам'яттю, то до складу адресного процесора необхідно ввести регістри переадресації (TLB), в яких зберігаються окремі рядки таблиці переадресації. Число TLB може перебувати в межах від 16 до 256. В системі команд необхідно передбачити команди роботи з даними регістрами і подбати про те, щоб ці команди були віднесені до привілейованих. Крім власне регістрів TLB необхідно передбачити наявність необхідних керуючих регістрів. Як мінімум необхідно мати реєстр, в якому зберігається абсолютний адреса таблиці сторінок. Крім того може бути корисний регістр, в якому зберігається, наприклад, випадковий адреса буфера TLB. Необхідно передбачити команду очищення буфера TLB. Очищувати буфер необхідно при перемиканні завдання, оскільки кожна задача має свою таблицю сторінок.

Типова схема формування фізичної адреси показана на рисунку 2.13.

Віртуальний адреса розбивається на два поля: поле N сторінки і поле зміщення. Поле N сторінки задає номер віртуального сторінки, з якою працює користувач. Це поле використовується як точки входу в таблицю переадресації, яка зазвичай має достатньо великий розмір і зберігається в оперативній пам'яті. Частина таблиці зберігається в апаратних регістрах (TLB). Завантаження окремих частин таблиці здійснюється під управлінням

операційної системи. Розмір сторінки звичайно становить 4 Кб.

Кожен рядок таблиці переадресації має два поля, в яких вказуються, відповідно, початковий адресу фізичної сторінки і атрибути. Як атрибутів можуть виступати: прапорець наявності даної сторінки в ОЗУ, прапорець звернення, прапорець зміни і прапорці захисту. Прапорець звернення фіксує факт звернення до даної сторінки. Прапорець зміни фіксує факт звернення до даної сторінки за записом. Прапорці поля захисту можуть нести наступну інформацію: - Дозвіл читання даних; - Дозвіл запису; - Дозвіл роботи з сторінкою тільки в режимі ядра; - Дозвіл виконання.

Основні алгоритми функціонування

Основні алгоритми функціонування процесора:

- Узагальнений алгоритм функціонування системи; - Алгоритми функціонування окремих підсистем (процесорів); - Алгоритми взаємодії окремих підсистем (процесорів).

Розробка узагальненого алгоритму припускає виділення окремих фаз виконання. Фази виконання команди: 1) IF - вибірка команди з кеш-пам'яті команд; 2) RD - вибірка даних з реєстрової пам'яті, при цьому одночасно дешифрується код операції; 3) ALU - виконання операції в АЛП; 4) MEM - запис результату в кеш-пам'яті даних; 5) WB - запис в РЗП результату виконання операції.

Використання подібного конвеєра команд дозволяє в ряді випадків закінчувати виконання команди в кожному такті.Для варіантів, що передбачають розробку процесора з традиційною архітектурою, необхідно розробити основні механізми роботи з віртуальною пам'яттю.