Оптимизация доступа к озу Конвейерный режим

Конвейерный режим (pipelined mode) — это такой метод доступа к данным, при котором можно продолжать операцию чтения по предыдущему адресу в процессе запроса по следующему.

В отличие от последовательного режима, где следующий цикл чтения начинается только по окончании предыдущего, в конвейерном режиме процесс разбивается на два этапа. Пока данные из предыдущего цикла чтения передаются на внешнюю шину, происходит запрос на следующую операцию чтения. Таким образом, два цикла чтения перекрываются во времени. Так как циклы чтения перекрываются, микросхемы с конвейерным режимом могут использоваться при частотах шины, вдвое превышающих допустимую для микросхем с последовательным режимом чтения.

Для доступа к очередной ячейке достаточно подавать на вход микросхемы только адрес нового столбца, сопровождая его сигналом CAS. Обращение к первой ячейке в последовательности производится стандартным образом, здесь время доступа уменьшить практически невозможно. Этот режим называется - режим страничного доступа (page mode).

Микросхемы, где используется страничный режим и его модификации, принято характеризовать формулой х - у - у - у. Первое число х представляет количество тактов системной шины, необходимое для доступа к первой ячейке последовательности, а у — к каждой из последующих ячеек.

Режим быстрого страничного доступа (FPM — Fast Page Mode) представляет собой модификацию стандартного страничного режима. Основное отличие заключается в способе занесения новой информации в регистр адреса столбца:

• Полный адрес передается только при первом обращении к строке.

• Активизация буферного регистра адреса столбца производится не по сигналу CAS, а по заднему фронту сигнала RAS.

• Сигнал RAS остается активным на протяжении всего страничного цикла и позволяет заносить в регистр адреса столбца новую информацию не по спадающему фронту CAS, а как только адрес на входе микросхемы стабилизируется, т. е. практически по переднему фронту сигнала СAS.

По способу синхронизации известные типы ЗУ подразделяются на синхронные и асинхронные.

• В асинхронных ЗУ цикл чтения начинается только при поступлении запроса от контроллера памяти, и если память не успевает выдать данные в текущем такте, контроллер может считать их только в следующем такте, поскольку очередной шаг контроллера начинается с приходом очередного тактового импульса.

• Синхронная (SDRAM) память работает синхронно с тактами центрального процессора. При этом контроллер памяти имеет информацию о времени готовности данных, что позволяет освободить процессор от необходимости ждать момента доступа к памяти. Другими словами, моменты готовности ОЗУ к приему-передаче информации совпадают с моментами обращения процессора к памяти. При обращении к памяти процессор не тратит время на ожидание прихода синхроимпульса микросхемы ОЗУ. Для SDRAM характерна работа по циклу 5 - 1 - 1 - 1.

• В последнее время асинхронная схема практически вытеснена синхронной.