1.10. Шина расширения

Шина расширения ISA является синхронной (отсутствует квитирование) параллельной шиной, которая одна из первых была «открытой» для пользо­вателей.

Функциональные признаки шины ISA:

1. Дисциплина обслуживания - однозвенная децентрализованная времен­ная коммутация параллельного информационного канала, действующего по типу «мастер-исполнитель».

2. Структура информации - 8- или 16-битные данные заданного формата и 20- или 24-битный адрес.

3. Временное согласование - синхронное, но предусмотрена в случае необ­ходимости задержка работы процессора на несколько тактов с помощью интерфейсного сигнала «Готовность канала ввода/вывода».

4. Арбитраж - с помощью контроллера прямого доступа к памяти.

5. Режимы обмена - прерывание и прямой доступ.

6. Вид передачи с учетом направления - симплексный и полудуплексный.

7. Контроль данных - отсутствует.

8. Способ передачи информации - параллельно по битам и последователь­но по байтам (словам).

9. Представление сигналов на шине - положительная логика (логической 1 соответствует высокий уровень напряжения, а логическому 0- низкий).

10. Тактовая частота шины - 8 МГц.

Системная шина IBM PC/XT предназначена для работы с 8-разрядными мик­ропроцессорами (МП), поэтому содержит 8 линий шины данных (D₀-D₇). Кроме того, системная шина включает 20-разрядную шину адреса (А₀-А₁₉). Шина управления имеет линии, связанные с организацией ПДП, прерывания, досту­па к портам (памяти) и т. д. Для подключения адаптеров (плат расширения) ис­пользуются 62-контактные разъемы (слоты). Кроме того, синхронизация про­цессора и системной шины осуществляется от одного генератора тактовых сигналов с частотой 4,77 МГц.

Системная шина ISA (промышленная стандартная архитектура) - это 16-раз­рядная шина расширения, допускающая подключение как 8-разрядных, так и 16-разрядных адаптерных плат. Системная шина дополнительно содержит 36-контактный разъем для расширения функциональных возможностей (уве­личение линий данных, адреса, прямого доступа и прерываний). Синхрониза­ция работы процессора и шины ISA выполняется асинхронно, то есть разными тактовыми частотами сигналов. Тактовая частота работы шины ISA равна 8 МГц.

Шина ISA отличается от шины Multibus тем, что большое число сигналов имеет активный высокий уровень (поэтому используются обозначения А₀-А₂₃ и D₀-D₁₅ без черты над символами) и отсутствует сигнал квитирования.

Шина ISA полностью совместима с системной шиной IBM PC/XT. то есть все платы адаптеров ПУ IBM PC/XT могут быть подключены к шине ISA. Рассмот­рим основные интерфейсные сигналы, необходимые для подключения адаптер­ных плат к шине ISA. Сигналы на линиях шины адреса А₀-А₂₃ устанавливаются мастером (имеют три состояния и активный высокий уровень). Для доступа к портам используются биты А₀-A₉ (в пределах материнской платы) или А₀-А₁₅. Двунаправленные линии D₀-D₁₅ образуют шину данных. Каждая линия имеет три состояния: высокий (активный) уровень, низкий (пассивный) уровень и выключено. Сигнал разрешения адреса (AEN) устанавливается контроллером ПДП. Низкий уровень этого сигнала указывает на обычный ввод-вывод (обра­щение к портам), а высокий уровень - на выполнение циклов ПДП и запрещает декодирование адреса порта адаптера ПУ.

Сигналы MEMR, MEMW, IOR, IOW (с активным низким уровнем) управляют операциями чтения и записи данных в ячейки памяти и порты адаптера ПУ. Сигнал «Готовность канала ввода-выво­да»

(I/O СН RDY) устанавливается источником и служит для согласования рабо­ты «медленных» ПУ с процессором. Низкий уровень этого сигнала удлиняет цикл шины ISA (процессор выполняет такты ожидания). Сигнал RESET (сброс) уста­навливается процессором (П) после включения источника питания и служит для перевода ресурсов компьютера в исходное (начальное) состояние. Сигналы системной частоты 8 МГц (CLK) могут быть использованы платами адаптеров ПУ. Все циклы шины пропорциональны CLK.

Рассмотрим временные диаграммы обычных циклов чтения и записи данных для 8-разрядных портов ввода-вывода (рис. 1.28 и 1.29).

Рис. 1.28. Чтение данных

Рис. 1.29. Запись данных

Шинный цикл чтения данных реализуется каждый раз, когда процессор (П) выполняет команду IN (Ввод). Если адаптер ПУ декодировал собственный адрес А₀-А₁₅ или А₀-А₉ (с учетом сигнала AEN=0), то с появлением сигнала IOR он выда­ет данные на шину Dn-D7- Затем процессор считывает данные с шины D0-D7 до снятия сигнала IOR, и линия IOR переводится в пассивное состояние (высокий уровень). Шинный цикл записи инициируется при выполнении процессором команды OUT (Вывод). Процессор устанавливает адрес и данные на шины А₀-А₁₅ (А₀-A₉) и D₀-D₇. Затем процессор формирует низкий активный уровень сигнала IOW, сообщающий адаптеру, опознавшему свой адрес с учетом сигнала AEN=0, о том, что ему следует записать информацию с шины D₀-D₇. Данные гарантиро­ванно установлены за 32 нс до снятия сигнала IOW и за 22 нс до появления сиг­нала IOW. Когда адаптер обнаруживает свой адрес, он записывает данные с ши­ны D₀-D₇ в свой порт по спаду (снятию) сигнала IOW. Адрес устанавливается за 91 нс до появления сигнала IOW (IOR). Это время отводится на компенсацию эф­фекта гонок сигналов по линиям шины адреса и декодирования адреса. Струк­турная схема подключения двух портов адаптера ПУ к шине ISA мало чем отли­чается от структурной схемы сопряжения двух регистров с шиной MULTIBUS. На рис. 1.30 изображена структурная схема подключения регистров ввода и вывода (РВв и РВыв) к шине ISA.

Рис. 1.30. Структурная схема подключения РВв и РВыв к шине ISA

Работа схемы описывается в соответствии с временными диаграммами (рис. 1.28 и 1.29) и аналогична принципу работы схемы (рис. 1.27). Следует обратить внимание, что в схеме запись в РВыв осуществляется по снятию сигнала IOW, логическая 1 на шине ISA представлена высоким активным уровнем, выходы регистра РВв с тремя состояниями и ПП не инвертируют сигналы данных.

Для захвата шины ISA внешней платой (задатчиком (3)) используются интер­фейсные сигналы: запрос ПДП (DRQ,). разрешение ПДП (DACK₁)и сигнал веду­щий (MASTER). На рис. 1.31 представлена схема связи контроллера ПДП мате­ринской платы и внешней платы для реализации цикла захвата шины.

Рис. 1.31. Схема связи контроллера ПДП и внешней платы (3)

В этом режиме внешняя плата устанавливает сигнал DRQ1, поступающий в резервный i-й канал контроллера ПДП, предварительно запрограммирован­ного для каскадного соединения. Контроллер ПДП выполняет процедуру арбит­ража и осуществляет захват шины ISA. После этого контроллер ПДП устанавли­вает сигнал разрешения DACK1, а внешняя плата - ответный сигнал MASTER, заканчивающий процедуру захвата шины.

При работе с устройствами ввода/вывода шина ISA реализует режим доступа к 16- или 8-битному исполнителю (16- или 8-битной внешней плате). Эти режи­мы имеют различные временные характеристики интерфейсных сигналов. При разработке дешифратора адреса 16- или 8-битной внешней платы необходимо учитывать минимальное время установки сигнала IOR после вывода битов ад­реса, равное 91 нс. За это время с учетом распространения сигналов по адрес­ной шине следует успеть опознать (декодировать) адрес контроллера. Минималь­ная длительность сигнала IOW (IOR) 8-битного исполнителя - 519 нс, а 16-битно­го исполнителя - 176 нс. Кроме того, важным временным соотношением являет­ся минимальное (гарантированное) время удержания данных после снятия сигнала IOW. которое для 8-битного исполнителя соответствует 185 нс [5]. Вре­мя появления переднего фронта сигнала IOW не является стандартным для раз­ных моделей компьютеров и критическим, так как запись данных в порт испол­нителя происходит по заднему фронту сигнала IOW.

При обработке или формировании интерфейсных сигналов исполнителем следует учитывать временные задержки применяемых микросхем (приемни­ков) серии КР1533 (SN74ALS) и КР1554 (74АС), которые имеют следующие соот­ветствующие пороговые величины: 15 нс и 10 нс. Временная задержка приемо­передатчика КР580ВА86 равна 30 нс, КР559ИП13- 18 нс и КР1533АП6 - 10 нс.

Стандарт шины ISA предъявляет следующие требования к электрическим характеристикам передатчиков, приемников и микросхем, подключаемых к ли­ниям этой шины. Выходной ток низкого уровня передатчиков должен быть не менее 24 мА. Входной ток низкого уровня приемников (микросхемы) необходим не более 0,8 мА. Этим требованиям удовлетворяют входы микросхем серии КР1554 (74АС), входы/выходы А и В приемопередатчиков КР1554АП6, входы/ выходы КР559ИПЗ и т.д. Кроме того, длина печатного проводника от контакта разъема до вывода микросхемы не должна быть больше 65 мм, и емкость любого контакта разъема относительно земли не должна превышать 20 пФ.

Контрольные вопросы

1. Назовите группу электрических линий связи, объединенных определенным функциональным назначением.

2. Международное национальное соглашение на производство компьютерного оборудования.

3. Назовите шину, скорость функционирования которой приближается к быстродействию процессора.

4. Как называется быстродействующая память, ускоряющая выполнение команд процес­сора.

5. Как называется основное арифметико-логическое устройство, выполняющее команды.

6. Как называется сложное устройство, содержащее арифметико-логическое устройство, память, 8-битовые порты ввода/вывода, таймеры и другое оборудование.

7. Название кода, определяемого порядковым номером.

8. Определите канал (К) контроллера прямого доступа к памяти с наивысшим приоритетом.

9. Укажите последовательность задания входных и выходных сигналов контроллера прямого доступа к памяти (ПДП).

10. Какие действия, выполняются при настройке контроллера прямого доступа к памяти.

11. Как называется элементарный участок дорожки, хранящий изменение магнитного потока.

12. Признаки, относящиеся к контроллеру прямого доступа к памяти (ПДП).

13. По чьей инициативе осуществляется прерывание в ПК?

14. Какие функции имеются у контроллера прямого доступа к памяти?

15. Назовите программы, остающиеся в оперативной памяти после их выполнения и защищаемые операционной системой.

16. Укажите место хранения вектора прерывания клавиатуры.

17. Перечислите информацию, которой клавиатура обменивается с контроллером.

18. Укажите сигналы, передаваемые от гибкого диска к его контроллеру.

19. Назовите метод кодирования, используемый в гибких дисках.

20. Укажите основное новшество интерфейса IDE по сравнению с прежними интерфейсами.

40