3.3 Разработка структуры модуля сопряжения

С учетом того, что разрабатываемый модуль управляется программно, то для разработки модуля понадобятся:

• Буфер данных - для развязки ВШД и ШД ISA.

• Регистр и буфер данных.

• Регистр управления:

  Бит	3	2	1	0
  Сигнал	SLCT IN	-INIT	AUTO FD	STROBE

• Регистр состояния:

Бит	7	6	5	4	3
Сигнал	BUSY	-ASC	PE	SLCT	-ERROR

• Дешифратор адреса на 3 элемента чтения и два элемента записи.

Структурная схема модуля изображена на рис. 3.3, где BD - двунаправленный буфер данных, DA - дешифратор адреса, RGD - регистр данных, BDD - буфер данных, RGC - регистр управления, BDC - буфер сигналов управления, BDS - буфер сигналов состояния.

ВШД

SD BD RGD Данные

EN BDD

SA DA

-IOR RGC Управление

-IOW BDC

AEN BDS Состояние

Рисунок 3.3- Структурная схема модуля

3.4 Выбор элементов и разработка принципиальной схемы

Для разработки принципиальной схемы выберем отечественную серию интегральных логических микросхем КР1533. Микросхемы данной серии хорошо подходят по электрическим характеристикам с характеристиками шины ISA. Микросхемы серии КР1533 по сравнению с известными сериями логических ТТЛ микросхем обладают минимальным значением произведения быстродействия на рассеиваемую мощность. Зарубежный аналог - серия SN74ALSXXX фирмы Texas Instruments (США).

Краткие технические характеристики серии:

Напряжение питания Задержка на вентиль Мощность потребления на вентиль Тактовая частота Температурный диапазон Устойчивость к статическому электричеству Входной ток низкого уровня Входной ток высокого уровня Выходной ток нагрузки низкого уровня Выходной ток нагрузки высокого уровня

5,0 В  10% 4 нс 1 мВт до 70 МГц От -10 до +700С до 200 В мА 20 мкА 24 мА 15 мА

Выберем для построения принципиальной схемы следующие микросхемы:

• Буфер данных (BD): микросхема КР1533АП6 - восьмиканальный двунаправленный формирователь с тремя состояниями на входе. Он необходим для буферирования данных с шиной данных ISA.

• Регистр данных (RGD): микросхема КР1533ИР23 - восьмиразрядный регистр на триггерах D-типа с тремя состояниями на выходе. Необходим для хранения передаваемых данных.

• Буфер - приемник данных от КИП (BDD): микросхема КР1533АП5 - два четырехканальных формирователя с тремя состояниями на выходе с инверсным управлением. Необходим для буферирования данных между контроллером и КИП.

• Регистр управления (RGC): микросхема КР1533ТМ9 - шесть D - триггеров с общим входом установки. Необходим для хранения управляющих битов.

• Усилитель слова управления: микросхема КР1533ЛН2 - шесть логических элементов «НЕ» с повышенной нагрузочной способностью и открытым коллекторным выходом. Микросхема необходима для обеспечения прохождения сигнала через кабель длинной 1,8 м.

• Буфер управляющего слова (BDC) и буфер слова состояния (DBS): микросхема КР1533АП3 - два четырехканальных формирователя с тремя состояниями на выходе с инверсией сигнала и микросхема КР1533ЛП8 - четыре буферных элемента с тремя состояниями на выходе. Необходим для чтения слова управления и слова состояния.

• Дешифратор адреса (DA): для выбора аппаратной реализации дешифратора адреса модуля необходимо определить, сколько программно-доступных элементов необходимо для модуля сопряжения с КИП и выбрать свободный диапазон адресов в адресном пространстве устройств ввода/вывода. Определим 5 программно-доступных элементов: 3 для чтения: данные (8 бит), слово управления (4 бита), слово состояния (5 бит); 2 для записи: данные и слово состояния. Для прототипных плат в IBM PC - совместимом компьютере выделены адреса 300h-31Fh. Выберем адреса 300h, 301h, 302h, 303h. Элементы для чтения и записи будем разделять по сигналам -IOW и -IOR. Соответственно, адрес модуля можно разделить на две части: старшие 8 бит сформируют адрес модуля: для их дешифрации используем микросхему - КР1533ЛЕ4 - три логических элемента «3ИЛИ-НЕ», а младшие 2 бита будут определять адрес элемента модуля, для их дешифрации используем микросхему КР1533ИД4 - сдвоенный дешифратор 2 на 4. Для распознавания сигнала AEN используем микросхему КР1533ЛА3 - логический элемент «2И-НЕ».

Принципиальная схема модуля приведена в Приложении А.