2.3 Модуль генераторов тона

Модуль (рисунок 4) выполнен на четырех таймерах КР580ВИ53. С помощью ППЗУ регистрам таймеров присваиваются адреса (таблица 2), что позволяет упростить программу.

Рисунок 4 – Модуль генераторов тона

Решение задач аппаратными средствами необходимо не только для уменьшения объема ППЗУ, но и для уменьшения времени «срабатывания» клавиш, которое зависит от продолжительности одного полного прохода цикла программы и совместно с механическими характеристиками клавиатуры определяет ее качество. Это время не должно быть более 6 мс [3].

Таблица 2 – Адреса регистров таймера

Входы ППЗУ					Выходы ППЗУ				Регистр- приемник
ВУ0800	ВУ0А00	А2	А1	А0	БМ2	БМ1	А1	А0
1 0 0 0 0 0 0 1	0 1 1 1 1 1 1 1	Х 0 0 0 1 1 1 Х	Х 0 1 1 0 0 1 Х	Х 1 0 1 0 1 0 Х	0 1 1 1 0 0 0 1	0 0 0 0 1 1 1 1	1 0 0 1 0 0 1 1	1 0 1 0 0 1 0 1	РУС PD0 PD1 PD2 PD0 PD1 PD2 -

2.4 Модуль задания параметров

Модуль построен на основе ППА КР580ВВ55. Все порты модуля настроены на вывод в режиме «0». Совокупность линий портов А, В и С – это один 24-разрядный выходной регистр, каждый разряд которого можно использовать для управления параметром, имеющим два значения (например, скважность тонального сигнала 2 или 4), а группа разрядов – для выбора значений управляющего напряжения (посредством ЦАП или аналогового коммутатора). Конкретное назначение каждого разряда определяется при выборе схемы каналов синтеза и набора управляемых параметров [2].

3 ОБОСНОВАНИЕ ВЫБОРА МИКРОПРОЦЕССОРА

Цифровой электронный музыкальный синтезатор выполнен на базе микропроцессорного комплекта (МПК) КР580, который предназначен для создания широкого класса средств вычислительной техники и обработки информации. В состав МПК входит центральный процессорный элемент КР580ИК80А, являющийся функционально-законченным однокристальным параллельным 8-разрядным микропроцессором с фиксированной системой команд. В МП отсутствуют возможности аппаратного наращивания разрядности обрабатываемых данных.

Малоразрядные микроЭВМ и МП из серии КР580 находят широкое применение в простых специализированных устройствах управления в бытовой аппаратуре, измерительных системах, управляющих системах с жестким фиксированным алгоритмом. Реализация на их базе сложных логических преобразований, например, выполнение линейной и круговой интерполяции для станков ЧПУ, не эффективна. Непосредственную задачу управления конкретным звеном объекта МП КР580ИК80А выполняет вполне удовлетворительно, а подготовительные расчеты и обмен осведомительной и управляющей информацией между процессорами по малоразрядному интерфейсу выполняются долго [4].

Выбор между различными микропроцессорами должен выполняться на основе анализа особенностей их применения, требования точности и скорости обработки потоков информации (таблица3).

При сравнении МП серий КР580, К589 и К1801 было получено, что выбранный МП КР580ИК80А обладает меньшим быстродействием, меньшей разрядностью и отсутствием возможности ее наращивания.

Однако, несмотря на недостатки, 8-разрядный МП КР580ИК80А отличается от 16-раздрядных МП простотой архитектуры и дешевизной, что является немаловажным при построении простых устройств, которые не требуют высокой точности и высокого быстродействия, а значит, нет необходимости в излишней сложности и дополнительных затратах.

В МП КР580ИК80А используется радиальная система прерываний, рассчитанная на малое число активных периферийных устройств – до восьми. Так как в ЭМС периферийных устройств немного (клавиатура, пульт управления и программируемые узлы синтеза спектральных и временных характеристик звука), выбор МП с радиальной системой прерываний является вполне оправданным. Недостатком радиальной системы прерываний является неунифицированность шины запроса на прерывание. Преимущество: аппаратурное решение вопросов приоритета и выявление наиболее приоритетной заявки. Векторная система более динамична, но требует дополнительных затрат процессорного времени [5].

Таким образом, в цифровом электромузыкальном синтезаторе наиболее целесообразным является применение 8-разрядного МП КР580ИК80А, который благодаря специфичной архитектуре и фиксированному набору команд является наиболее подходящим для применения в подобных устройствах

4 ОПИСАНИЕ МИКРОПРОЦЕССОРА КР580ИК80А

4.1 Структура микропроцессора КР580ИК80А

Структурная схема микропроцессора приведена на рисунке 5.

В состав БИС КР580ИК80А входят:

• 8-разрядное арифметико-логическое устройство (ALU);

• регистр признаков (RS), фиксирующий признаки, вырабатываемые ALU

в процессе выполнения команд;

• аккумулятор (А);

• регистр аккумулятора (RGa);

• регистр временного хранения операндов (RGb);

• десятичный корректор (DAA), выполняющий перевод информации из

двоичной в двоично-десятичную форму;

• регистр команд (IR), предназначенный для хранения первого байта

команды, содержащего код операции;

• дешифратор команд (DCU);

• блок регистров для приема, выдачи и хранения информации в процессе

выполнения программ, содержащий программный счетчик (РС), указа-

тель стека (SP), регистр адреса (PGA), шесть регистров общего назначе-

ния (B, C, D, E, H, L) и вспомогательные регистры (W, Z);

• схема управления и синхронизации (CU) формирующая последователь-

ности управляющих сигналов для работы ALU и блока регистров;

• 16-разрядный буферный регистр адреса (ВА);

• 8-разрядный буферный регистр данных (BD);

• двунаправленный мультиплексор (MUX) для обмена операндами и

результатами операций между ALU и блоком регистров [3].

А

RS

RGa

ALU

RGb

DAA

DCU

IR

BD

MUX

BA

D(7-0)

A(15-0)

Рисунок 5 – Структурная схема микропроцессора КР580ИК80А

Организация МП КР580ИК80А отмечена следующими основными особенностями:

• трехшинной структурой с шинами данных, адреса и управления;

• магистральным принципом связей, реализованным в виде связывающей основные узлы МП двунаправленной шины данных, имеющей ширину, равную длине слов, обрабатываемых микропроцессором;

• наличием регистровой памяти, образованной программно-доступными общими и специализированными регистрами (счетчик команд, указатель стека, указатель данных), а также регистрами временного хранения;

• наличием средств организации стековой памяти (регистр-указатель стека, схемы выполнения операций инкрементации-декрементации, специальных команд стековых операций);

• наличием 16-разряденой шины адреса, обеспечивающей возможность прямой адресации любого байта в памяти емкостью 64 Кбайт;

• наличием операций над двухбайтными словами (16-разрядными числами, адресами), что обеспечивается специальными командами, тандемными (двух- или трехбайтными) передачами;

• использованием трех форматов команд (однобайтного, двухбайтного и трехбайтного) и разнообразных способов адресации (подразумеваемой, прямой, регистровой, косвенной, непосредственной, стековой), позволивших при коротком 8-разрядном слове иметь достаточно гибкую систему команд;

• возможностью реализации векторного многоуровневого приоритетного прерывания путем подключения к МП специальной дополнительной БИС (контроллера прерываний);

• возможностью реализации в МП режима прямого доступа к памяти путем подключения специальной дополнительной БИС (контроллера прямого доступа);

• наличием эффективных средств работы с подпрограммами и обработки запросов прерываний (стековая память, специальные команды вызова подпрограмм и возврата из подпрограмм, в том числе условного).

МП имеет три шины: 8-разрядную двунаправленную внутреннюю шину данных, 16-разрядную адресную шину и шину управления [6].

Внутренняя шина данных является магистралью, по которой могут обмениваться данными все подключенные к ней блоки (узлы) МП. Одновременно по шине данных осуществляется обмен только между двумя узлами МП. Таким образом, узлы МП, подсоединенные к шине данных, разделяют шину во времени.

Шина управления содержит линии для передачи управляющих сигналов, признаков состояния процессора и периферийных устройств, в том числе линии: синхронизации передачи и идентификации информации, передаваемой по шине данных; сигналов, информирующих МП о готовности периферийных устройств; сигнала запроса прерываний от периферийных устройств и сигнала разрешения прерывания.

При рассмотрении структуры МП можно выделить следующие ее части: блок регистров, арифметико-логическое устройство (ALU), буферные схемы, управляющее устройство (СU) [7].

4.1.1 Блок регистров. Микропроцессор КР580ИК80А содержит программно-доступные 8-разрядные регистры:

• регистр аккумулятора (RGa);

• общие регистры B, C, D, E;

• регистр признаков RS;

• 16-разрядные специализированные регистры: счетчик команд (PC);

• регистр-указатель стека (SP);

• сдвоенный регистр косвенного адреса HL (Н – регистр старшего

полуадреса, L – регистр младшего полуадреса).

Кроме того, имеются непосредственно недоступные программе регистры:

• 8-разрядные регистры временного хранения W, Z;

• 8-разрядный регистр команды (IR);

• 16-разрядный регистр адреса РGА.

Имеется возможность использования содержимого пар регистров B и C, D и E, H и L как составных слов двойной длины. Общие регистры используются для хранения операндов, промежуточных и конечных результатов, а также адресов и индексов при косвенной и индексной адресациях.

Блок регистров имеет в своем составе особый регистр-аккумулятор. Аккумулятор используется в качестве источника одного из операндов и места, где фиксируется результат операции. В команде аккумулятор в явном виде не адресуется. На использование аккумулятора в операции указывает код операции команды, то есть в отношении аккумулятора применяется подразумеваемая операция, что позволяет применять одноадресные команды, имеющие сравнительно короткий формат.

Для того, чтобы аккумулятор мог одновременно являться регистром операнда и регистром результата операции, он строится на основе двухступенчатых триггеров.

По отношению к другим программно-доступным регистрам применяется или подразумеваемая, или укороченная (регистровая) адресация, задаваемая коротким номером регистра.

Использование аккумулятора и общих регистров позволяет при выполнении команд уменьшить количество обращений к памяти и тем самым повысить быстродействие МП.

Наличие в блоке регистров специализированного регистра косвенного адреса HL позволяет иметь команды с подразумеваемой косвенной адресацией, то есть без указания в команде номера регистра, хранящего исполнительный адрес.

Особенностью блока регистров МП является наличие в его составе схемы инкрементора/декрементора, которая производит над содержимым регистров операцию прибавления/ вычитания «1». Схема инкрементора/декрементора позволяет реализовать процедуры автоматического задания приращений при операциях с адресами не только в регистре-указателе стека, но и в счетчике команд [1].

При выполнении операций в МП возникает потребность в кратковременном хранении некоторых операндов и результатов выполнения операций. Для этой цели служат регистры временного хранения данных W, Z. Использование регистров временного хранения позволяет МП за один цикл выполнения команды реализовать, например, такую операцию, как обмен содержимым двух регистров.

Буферные регистры временного хранения данных построены по простейшему принципу динамического хранения переменных на емкостях затворов МОП-транзисторов. Они позволяют простейшими аппаратными средствами выполнять довольно сложные операции «перетасовки» данных не только между общими регистрами, но и между регистрами, аккумулятором и памятью [8].

Для повышения эффективности операций со словами двойной длины и операций формирования и пересылок двухбайтных адресов имеется возможность оперировать с содержимым пар регистров B и C, D и E, H и L как с составными словами двойной длины, то есть в МП автоматически выполняется операция конкатенации над содержимым пары регистров. При этом реализуются так называемые тандемные пересылки, состоящие в передаче в цикле выполнения команды последовательно друг за другом двух байтов информации.

В состав блока регистров входит регистр-защелка адреса памяти. Собственно регистр адреса недоступен программисту. Однако любая пара регистров (BC, DE, HL) может быть использована для задания адресов команд и данных в программе. Этот адрес под воздействием соответствующих команд не только может быть загружен в регистр-защелку адреса, но и модифицирован в процессе загрузки. Регистр-защелка адреса передает адрес в буферную схему и далее в шину адреса [3].

4.1.2 Арифметико-логическое устройство. Восьмиразрядная комбинированная схема ALU выполняет арифметические и логические операции над 8-разрядными числами в процессе межрегистровых пересылок. К одному из входов схемы АLU всегда подключен аккумулятор, к другому через регистр Т может быть подключен любой из общих регистров.

АLU имеет собственный регистр временного хранения Т. Он позволяет избежать возникновения «гонок», когда какой-либо из общих регистров используется в одной операции и в качестве регистра-операнда, и в качестве регистра-результата.

АLU непосредственно связано с регистром признаков, в соответствующих разрядах которого фиксируются особенности выполнения каждой операции: нулевой результат в аккумуляторе – Z, перенос из старшего разряда – CY, знак результата – S, паритет – Р и вспомогательный перенос из младшего полубайта – АС. Наличие в МП регистра признаков упрощает осуществление программных переходов в зависимости от состояния одного или более триггеров признаков. АLU позволяет в процессе межрегистровых «пересылок с перекосом» выполнять операции сдвига на один разряд вправо или влево. Многократный сдвиг реализуется последовательностью одноразрядных сдвигов, то есть последовательно расположенными в программе командами сдвига.

В состав АLU входит комбинационная схема десятичного корректора DAA, назначение которого состоит в том, чтобы под воздействием специальной команды интерпретировать результат выполнения двоичной операции как результат операции десятичной арифметики.

АLU реализует простейшие арифметические и логические операции (сложение, вычитание, сдвиг, сравнение, логическое умножение). Все более сложные операции (умножение, деление, вычисление элементарных функций) выполняются по подпрограммам [1].

4.1.3 Стековая память. В МП КР580ИК80А организуется стековая память, реализующая безадресное задание операндов. В общем случае стек представляет собой группу последовательно пронумерованных регистров или ячеек памяти, снабженных указателем стека, в котором автоматически при записи и считывании устанавливается номер (адрес) последней занятой ячейки стека (вершины стека). В стеке реализуется дисциплина обслуживания «последний пришел – первый ушел». Эта дисциплина при обращении к стеку реализуется автоматически. Поэтому при операциях со стеком возможно безадресное задание операнда – команда не содержит адреса ячейки стека, но содержит адрес ячейки памяти или регистра, откуда слово передается в стек или куда загружается из стека [1].

В рассматриваемом МП используется «перевернутый» стек, то есть при передаче в стек слова значение указателя стека (адрес вершины стека) уменьшается, а при извлечении слова из стека – увеличивается.

Непосредственно в МП из оборудования стековой памяти содержится только регистр-указатель стека и соответствующие цепи управления. Сам стек реализуется в виде группы последовательных ячеек оперативной памяти. Стековая адресация используется в процедурах прерывания [7].

4.1.4 Буферные схемы. Двунаправленный буфер шины данных предназначен для логического и электрического разделения внутрипроцессорной шины данных и внешней, системной шины ШД. Буфер состоит из регистра-защелки и выходной схемы с тремя состояниями, то есть схемы, обеспечивающей на выходе состояние 0, 1 и полное электрическое отключение от нагрузки (высокоимпедансное состояние).

В режиме ввода информации внутренняя шина данных подсоединяется к регистру-защелке буфера, загрузку которого из внешней шины производит буферная схема под управлением команды. В режиме вывода информации буферная схема передает в шину данных содержимое буферного регистра-защелки, на вход которого по внутренней шине с одного из регистров загружен код.

Во время выполнения операций МП, не связанных с процедурами обмена с внешними по отношению к МП устройствами системы, буферная схема отключается от шины данных ШД, то есть переходит в высокоимпедансное состояние «не нуль, не один», которое называется «плавающим» состоянием.

Буферная схема шины адреса (однонаправленная) обеспечивает передачу адресов команд и данных, а также номера периферийных устройств от МП в систему. Выход буфера адреса, точно так же как и буфера данных, может переходить в отключенное состояние. Подобный режим необходим в рассматриваемой микропроцессорной системе, так как к памяти могут обращаться по системной шине адреса не только МП, но и некоторые из периферийных устройств (клавиатура, пульт управления) [9].

4.2 Система команд микропроцессора КК580ИК80А

Данные в микропроцессоре представлены в виде 8-разрядных кодов. Для идентификации отдельных разрядов в байте они нумеруются от D0 до D7 и считаются расположенными справа налево. При этом нулевой бит 0 соответствует младшему разряду, а D7 – старшему разряду. Однобайтовый код может рассматриваться либо как положительное целое число с диапазоном значений от 0 до 255, либо как целое число с диапазоном значений от -128 до +127. Для целых чисел используются двухбайтное и многобайтное представления [12].

Форматы команд могут быть одно-, двух- или трехбайтными (рисунок 6). Многобайтная команда должна размещаться в последовательно расположенных ячейках памяти, а в первом байте команды В1 всегда указывается код операции.

Рисунок 6 – Форматы команд

Для управления процессом выполнения программы используется слово-состояние программы, формат которого представлен на рисунке 6, г. Старший байт слова-состояния составляет содержимое аккумулятора, а младший – содержит флаги условий регистра признаков, определяемые результатом выполнения арифметических и логических операций. Установка флагов производится при выполнении следующих условий:

• флаг знака S, если знаковый бит результата операции равен 1, иначе

сбрасывается;

• флаг нуля Z, если результат операции равен 0, в противном случае

сбрасывается;

• флаг дополнительного переноса АС при наличии переноса из третьего

разряда, иначе сбрасывается;

• флаг четности P, если результат содержит четное число единиц, иначе

сбрасывается;

• флаг переноса CY при наличии переноса (при сложении) или заема

(при вычитании) из старшего разряда результата, иначе сбрасывается.

В микропроцессоре используются пять способов адресации данных:

• прямая – адрес М ячейки памяти, где расположен операнд, указывается

во втором (младшая часть адреса) и в третьем (старшая часть адреса)

байтах команды;

• регистровая – в команде задается адрес оперативного регистра или

пары регистров, где находится соответственно 8- или 16-битовый

операнд;

• регистровая косвенная – адрес М ячейки памяти, где расположен

операнд, определяется содержимым парного регистра, явно или неявно

указанного в команде; при этом старший байт адреса находится в

первом регистре пары, а младший – во втором;

• непосредственная - операнд содержится в команде: для двухбайтовых

команд – во втором байте, для трехбайтовых – во втором (младшая

часть операнда) и в третьем (старшая часть операнда) байтах команды;

• стековая – адрес ячейки памяти, содержащей операнд, находится в

указателе стека [10].

Специфический способ адресации памяти используется в однобайтовой команде, применяемой при обработке прерываний для вызова одной из восьми подпрограмм обслуживания прерываний. Команды RST различаются по номеру N, задаваемому в трехбайтовом поле кода команды. В результате выполнения команды RSTN управление передается по адресу, определяемому восьмикратным увеличением N.

По функциональному признаку команды микропроцессора делятся на пять групп [6]:

1. команды передачи данных из регистра в регистр или память и из памяти в регистр;

2. арифметические команды: сложения, вычитания, инкремента, декремента;

3. логические команды: И, ИЛИ, исключающее ИЛИ, сравнение, сдвиг, инвертирование;

4. команды передачи управления и обработки подпрограмм;

5. команды ввода/ вывода и управления состоянием процессора.

Система команд микропроцессора содержит 78 команд, включающих 111 операций. Кодировка одиночных и парных адресов регистров микропроцессора, используемая при определении кодов команд, представлена в таблице 4.

Таблица 4 – Кодировка адресов регистров БИС КР580ИК80А

Регистр R	Код SSS или DDD	Регистр R	Код SSS или DDD	Парный регистр RP	Код RR
B C D E	000 001 010 011	H L M A	100 101 110 111	B – C D – E H – L S – P	00 01 10 11

4.3 Основные временные параметры микропроцессора КР580ИК80А

Время выполнения команды микропроцессора зависит от типа команды и составляет от одного до пяти машинных циклов (М). Длительность машинного цикла может составлять от трех до пяти машинных тактов (T_i). Длительность машинного такта равна периоду тактовой частоты, задаваемой частотой фаз СLK1, СLK2 генератора тактов.

Операции, выполняемые микропроцессором в машинном цикле, определяются 8-разрядной информацией, характеризующей состояние внутренних узлов микропроцессора. Этот байт состояния называется также словом состояния процессора и выдается на шину данных микропроцессора в такте Т2 каждого машинного цикла. Байт состояния может использоваться для формирования управляющих сигналов обращения к ЗУ, УВВ, а также при организации различных режимов работы микропроцессорной системы [5].

Для фиксации слова-состояния процессора можно использовать внешний 8-разрядный регистр. На рисунке 7 приведена временная диаграмма и схема записи слова состояния в многорежимный буферный регистр К589ИР12. Запись осуществляется сигналом CLK1 в такте Т2 с использованием сигнала SYNC.

Рисунок 7 – Временная диаграмма и схема записи слова состояния в много-

режимный буферный регистр К589ИР12

Наименование и назначение сигналов состояния, а также соответствующие им разряды шины данных микропроцессора указаны в таблице 5.

Таблица 5 – Сигналы состояния микропроцессора

Обозначение сигнала	Разряд шины данных	Назначение сигнала
INTA WO STACK HLTA OUT M1 INT MEMR	D0 D1 D2 D3 D4 D5 D6 D7	Подтверждение прерывания; используется для стробирования приема команды RST в МП из схемы прерывания Запись; L – уровень сигнала указывает на запись данных в ЗУ или ВУ; H – уровень сигнала – запись в микропроцессор Стек; Н – уровень сигнала указывает, что на шине адреса установлено содержимое SP Подтверждение останова; Н – уровень сигнала указывает на переход МП в состояние останова Ввод; Н – уровень сигнала указывает, что на шине адреса установлен код ВУ и можно осуществить ввод данных в МП по сигналу DBIN=1 Н – уровень сигнала указывает, что МП принимает первый байт команды Ввод; Н –уровень сигнала указывает, что на шине адреса установлен код ВУ и можно осуществить ввод данных в МП по сигналу DBIN=1 Чтение; Н – уровень сигнала указывает, что осуществляется чтение содержимого ЗУ по адресу, установленному на шине адреса

Разновидности машинных циклов микропроцессора приведены в таблице 6. Цикл выборки команды MI является первым и обязательным машинным циклом всех команд микропроцессора.

Таблица 6 – Разновидности машинных циклов микропроцессора

Машинный цикл	Обозначение сигнала слова-состояния процессора
	INTA	WO	STACK	HLTA	OUT	M1	INP	MEMR
Цикл М1 – выборка команды Цикл чтения из ЗУ » запись в ЗУ » чтение из стека Цикл записи в стек Цикл ввода » вывода » прерывания » останова » прерывания при останове	0 0 0 0 0 0 0 1 0 1	1 1 0 1 0 1 0 1 1 1	0 0 0 1 1 0 0 0 0 0	0 0 0 0 0 0 0 0 1 1	0 0 0 0 0 0 1 0 0 0	1 0 0 0 0 0 0 1 0 1	0 0 0 0 0 1 0 0 0 0	1 1 0 1 0 0 0 0 1 0

Управление функционированием микропроцессорной системы на базе микропроцессора КР580ИК80А осуществляется генерацией управляющих сигналов по двум шинам: по шине управления собственно микропроцессором (WR, DBIN, INTE) в каждом такте работы микропроцессора T_i и по шине данных путем генерации слова-состояния процессора (PSW) в каждом машинном цикле М.

Диаграмма состояний микропроцессора при выполнении типового машинного цикла с внешними управляющими сигналами READY, HOLD, INT и сигналом HLTA, формируемым по команде HLT, приведена на рисунке 8.

Рисунок 8 – Диаграмма состояния микропроцессора при выполнении

типового машинного цикла

Из диаграммы состояний микропроцессора можно выделить следующие основные особенности функционирования [3]:

1. Любой машинный цикл включает, по крайней мере, три такта (T1, Т2 и Т3). Такты Т4, Т5 не обязательны и применяются для внутренних операций микропроцессора.

2. Подача сигнала Н-уровня на вход RESET длительностью не менее трех периодов тактовой частоты микропроцессора устанавливает его в исходное состояние. В программный счетчик заносятся нули, а схема управления начинает формировать такт Т1 машинного цикла выборки команды М1.

3. В такте Т2 микропроцессор анализирует сигналы READY, HLTA и HOLD. При наличии на входе READY напряжения Н-уровня и отсутствии сигналов HLTA и HOLD микропроцессор переходит к такту Т3. в зависимости от вида выполняемой команды машинный цикл завершается после выполнения тактов Т3, Т4 или Т5. Если выполнение команды не закончено, то микропроцессор переходит к следящему машинному циклу команды, начиная с такта Т1. В конце каждой команды микропроцессор проверяет наличие запроса прерывания. Если есть Н-уровень сигнала на входе INT и триггер разрешения прерывания установлен (INTE=1), то МП устанавливает триггер прерывания (ТТ1) и приступает к выполнению машинного цикла прерывания, начиная с такта Т1. При наличии на входе READY сигнала L-уровня в такте Т2 МП переходит в состояние ожидания (T_w), пока не появится сигнал READY от внешнего устройства.

4. В такте Т2 при наличии сигналов на входах READY и HOLD производится установка внутреннего триггера захвата (ТТ2). Однако переход к режиму захвата до такта Т3 не разрешается, чтобы МП мог закончить обмен с внешним регистром в начале такта Т3. По окончании состояния захвата МП всегда переходит к такту Т1 следующего машинного цикла. Если текущий машинный цикл содержит такты Т4 и Т5, то они совмещаются с режимом захвата.

5. В состоянии останова МП переходит при наличии сигнала HLTA, формируемого во втором машинном цикле команды HLT, при этом внутренние шины адреса и данных переводятся в высокоимпедансное состояние и появляется Н-уровень напряжения на выходе WAIT – выполнение программы прекращается. Из состояния останова МП выходит по сигналу сброса или по сигналу запроса прерывания INT при установленном триггере разрешения прерывания (INTE = 1). В состоянии останова МП может переходить в режим захвата, если поступает сигнал напряжения Н-уровня на вход HOLD.

На рисунке 9 изображена временная диаграмма приема информации в микропроцессор в цикле чтения из ЗУ и цикле ввода. В такте Т1 по каналу данных поступает информация о состоянии текущего цикла; в канал адреса выдается адрес ячейки памяти, из которой считывается информация о состоянии текущего цикла; в канал адреса выдается адрес ячейки памяти, из которой считывается информация в текущем цикле; формируется сигнал Н-уровня. В такте Т2 микропроцессор устанавливает сигнал высокого уровня DBIN, а канал данных принимает информацию с шины данных по импульсу синхронизации CLK2 при условии, что есть сигнал высокого уровня READY. Если необходимо согласовывать по времени работу ЗУ и МП, то можно увеличить длительность сигнала приема DBIN подачей L-уровня сигнала READY. Тогда МП переходит в состояние ожидания и выдает сигнал Н-уровня WAIT, а канал адреса, канал данных и сигнал DBIN не изменяют своего состояния. По сигналу READY Н-уровня МП переходит в такт Т3, изменяются уровни сигналов WAIT и DBIN; канал данных переводится в высокоимпедансное состояние. В такте Т4 информация в адресном канале изменяется и становится неопределенной до начала следующего цикла. В течение всего цикла приема информации сигнал WR сохраняет Н-уровень напряжения. Временная диаграмма основных сигналов при выдаче информации из МП для цикла записи в ЗУ и цикла вывода отличается отсутствием сигнала DBIN и формированием после такта Т2 сигнала WR L-уровня. В такте Т2 микропроцессор выдает информацию на шину данных для записи в ЗУ или УВВ.

Рисунок 9 - Временная диаграмма приема информации в микропроцессор

в цикле чтения из ЗУ и цикле ввода

Микропроцессор приступает к обработке запроса прерывания, поступившего на вход INT, если внутренний триггер разрешения прерывания установлен (INTE = 1). Установка или сброс триггеров разрешения прерывания может производиться программно, с помощью команд Е1 (разрешение прерывания) или D1 (запрещение прерывания). Если запрос прерывания принят, то МП начинает выполнение машинного цикла прерывания. В такте Т1 этого цикла на шину адреса выдается содержимое программного счетчика, а на шину данных – слово-состояние процессора (рисунок 9, б). Слово-состояние цикла прерывания содержит единицы в разрядах D0 (INTA), D1 (WO), D5 (M1) (таблица 6). Сигнал подтверждения прерывания INTA используется в микропроцессорной системе для квитирования микропроцессором приема запроса прерывания. В такте Т1 по сигналу CLK2 производится также сброс триггера разрешения прерывания (INTE = 0), что приводит к запрету приема последующих запросов прерываний. В такте Т2 по сигналу DBIN обычно вводится код операции из памяти, но слово-состояние цикла прерывания содержит в разряде D7 (MEMR) нуль-запрет на чтение из памяти, поэтому код операции должно сформировать внешнее устройство. В такте Т2 сбрасывается также внутренний триггер прерывания, а содержимое РС не изменяется. В такте Т3 команда RST, сформированная ВУ, с шины данных передается в регистр команд МП, а в тактах Т4 и Т5 производится ее дешифрирование. По команде RST содержимое РС (адрес возврата) запоминается в стеке, а в РС заносится адрес первой команды программы обработки прерывания, определяемой номером команды RST. Запоминание адреса возврата из прерывания в стеке выполняется в циклах М2 и М3 – запись в стек.

Для обмена информацией с быстродействующими ВУ используется режим прямого доступа к памяти, в котором выполнение программы приостанавливается, буферы адреса и данных МП переходят в высокоимпедансное состояние, и контроллер прямого доступа у памяти организует обмен данными между ВУ и памятью микроЭВМ. Временная диаграмма режима прямого доступа к памяти в цикле чтения из ЗУ изображена на рисунке 10. При наличии сигнала READY Н-уровня МП переходит в состояние захвата в такте Т3. Для режима прямого доступа в цикле записи в ЗУ при наличии сигнала READY переход в состояние захвата осуществляется после такта Т3 [12].

Рисунок 10 - Временная диаграмма режима прямого доступа к памяти в

цикле чтения из ЗУ

4.4 Основные характеристики микропроцессора КР580ИК80А

Основные электрические параметры микропроцессора КР580ИК80А при температуре окружающей среды (+25±10)ºС [1]:

• максимальная тактовая частота, МГц 2,5;

• потребляемая мощность, В А ≤1,25;

• напряжение питания, В 12; 5; -5;

• время выполнения команды типа R – R, мкс ≤1,6;

• выходное напряжение логической единицы U_он, В ≥3,7;

• выходное напряжение логического нуля U_OL, В ≤0,4;

• ток потребления от источника питания I_BC, мА ≤50;

• ток потребления от источника питания I_СС, мА ≤70;

• ток потребления от источника питания I_BS, мА ≤ 1,0;

• ток утечки на входах RESET, READY, INT, HOLD, I_IL, мА ≤ ±1,0;

• ток утечки на входах CLK1, CLK2, I_IL, мкА ≤ ±1,0;

• ток утечки на шинах данных и адреса в режиме

захвата шин ≤ ±10.

Однокристальный 8-разрядный микропроцессор КР580ИК80А представляет собой изготовленную по n-МОП технологии БИС, содержащую около 5 тыс. транзисторов. БИС МК реализована на кремниевом кристалле размером около 30 мм², заключенном в корпус с 40 выводами. Длина слова МК – 8 разрядов. Тактовая частота МП – 2 МГц. Уровни напряжения питания +5, -5, +12 В. По напряжениям логических уровней КР580ИК80А согласуется с ИС ТТЛ. Нагрузочная способность каждого выхода микросхемы достаточна для подключения одного входа ТТЛ схем (≥1,6 мА). Выходная емкость информационных и управляющих выводов КР580ИК80А не более 100 пФ. Температурный диапазон работы от –10 до +70 ˚С. Тип корпуса: 2123.40-2 [13].