литература / Пухальский Проектирование микропроцессорных систем 2001

Для исполнения команды OUT port требуется один дополнительный машинный цикл Мъ. В первом такте этого цикла МП выдает на шину адреса А 15_0 значения

/415А 14Д13А12^4 [ [А10А9Дg = А-]АбА5ДцАз/42АХАо = port

(port — число, прочитанное из памяти в машинном цикле М2), а на шину данных — код слова состояния SW = 00010000 (см. табл. 1.15 в § 1.9), по которому системный контроллер 8238 фор­ мирует активный уровень сигнала управления I/O W = 0, поступающий на вход записи WR внешнего устройства (см. рис. 1.5) в момент времени, когда МП выводит на шину данных D7_0 из аккумулятора А байт данных DO - A {DO — Data Output; рис. 1.6). После завершения вы­ полнения текущей команды МП автоматически переходит к выборке первого байта следующей команды. Этот процесс продолжается до выполнения всей программы, заданной оператором. Таким образом, МП представляет собой цифровой детерминированный автомат.

Сигналы квитирования передачи данных READY, INT и HOLD, показанные на рис. 1.3, анализируется микропроцессором в определенных тактах машинных циклов.

С игнал готовности READY. Этот сигнал анализируется в такте Т2 каждого машинного цикла. Если будет обнаружено значение READY = 0, то МП между тактами Т2 и Т3 вводит целое число тактов ожидания Tw (см. рис. 2.8 и 2.9). Такты ожидания Tw вводятся до тех пор, пока сигнал READY не изменится с 0 на 1. В тактах ожидания Tw сигналы на всех шинах МП сохра­ няют те же значения, что и в такте Т2 (изменяется только сигнал WAIT с 0 на 1). Этим самым достигается увеличение длительности активных уровней системных сигналов управления

MEMR, MEMW, liO R и HOW.

Сигнал запроса преры вания INT. Значение сигнала запроса прерывания INT - 1 записы­ вается во внутренний триггер запроса прерывания в последнем такте последнего машинного цикла текущей команды при условии, что установлены значения сигналов INTE = 1 (прерыва­ ния разрешены) и HOLD = 0 (нет запроса прямого доступа к памяти). Микропроцессор, полно­ стью завершив выполнение текущей команды, переходит к выполнению машинного цикла “Подтверждение прерывания” — цикл М\. В такте Тх этого цикла МП сбрасывает в 0 внутрен­ ний триггер INTE (дальнейшие прерывания запрещаются) и на шину данных D1A) выдает код слова состояния SW = 00100011, по которому системный контроллер 8238 вырабатывает актив­ ный уровень сигнала INTA (см. рис. 1.5). Внутренний триггер запроса прерывания сбрасывает­ ся в 0 в такте Т2 машинного цикла М\. Способы аппаратной реализации чтения сигналом INTA команд вызова подпрограмм RST п и CALL adtdr см. в § 2.4.

При значении сигнала INTE = 1 запрос прерывания INT = 1 воспринимается микропроцес­ сором также в состоянии его останова, которое наступает после выполнения команды HLT (при этом выдается код слова состояния SW = 0 0 1 0 1 0 1 1 , по которому также вырабатывается активный уровень сигнала INTA).

С игнал запроса прямого доступа к памяти HOLD. Этот сигнал анализируется в тактах Т2 и Tw каждого машинного цикла. Если будет обнаружено значение HOLD = 1 при условии, что значение сигнала готовности READY = 1, то МП прерывает работу после завершения теку­

такте Т3 по положительному фронту тактового сигнала Ф2. При выполнении же операций запи­ си в память (MEMW = 0) или вывода (I/OW = 0) значение HLDA = 1 выдается в такте, следую­ щим за тактом Т2, также по положительному фронту тактового сигнала Ф2.

Запрос прямого доступа к памяти HOLD = 1 воспринимается микропроцессором также в состоянии его останова, которое наступает после выполнения команды HLT (при переходе в состояние останова МП выдает значение сигнала WAIT = 1 и переводит шины данных и адре­ са в Z-состояние).

1.4.Микропроцессор 8085

Врезультате усовершенствования архитектуры микропроцессоров фирма Intel в 1976 г. разработала новый 8-разрядный МП — 8085Л, полностью совместимый с программным обес­ печением МП 8080Д. Изготовляется этот МП по NMOS технологии (N-Channel Metal Oxide Semiconductor — и-МОП технология). В отличие от МП 8080/1 для МП 8085А требуется только

один источник питания Vcc = +5 В (±10%), причем генератор тактового сигнала встроен в МП. Максимальная частота тактового сигнала равна 3 МГц, а минимальная — 0,5 МГц.

Далее были изготовлены МП 8085АЯ, 8085А//-1 и 8085АЯ-2 по HMOS технологии

(.N-Channel high-performance Metal Oxide Semiconductor — высококачественная n-МОП техно­ логия), различающиеся только максимально допустимой частотой тактовых сигналов (3, 6 и 5 МГц соответственно). Максимальные значения токов потребления равны:

Iсс max =135 мА для 8085АН, 8085АЯ-2 и Ice max = 200 мА для 8085А//-1.

Максимальная рассеиваемая мощность составляет 1,5' Вт. Выходные сигналы МП характеризуются параметрами:

VoLmctx = 0,45 В при I0L = 2 мА и Vou тт - 2,4 В при 10Н = -400 мкА.

Выпускается также МП 80С85/4 — CMOS вариант МП (Complementary Metal Oxide Semi­ conductor — КМОП), аналогом которого является отечественный МП 1821ВМ85А с макси­ мально допустимой частотой тактового сигнала 3,6 МГц. Электрические параметры МП

1821ВМ85А:

1СС= 100 мА при VCc = +5,5 В; V0Lпшх = 0,4 В при l0L = 2 мА и Vcc = +4,5 В;

Vон min = 3 В при 10н = -1,2 мА и VCc = +4,5 В.

Структурная схема МП 8085. Система команд МП 8085Л совпадает, за исключением двух новых команд SIM и RIM, с системой команд МП 8080А [4]. Структурная схема 8-разрядного МП 8085/1 изображена на рис. 1.7. Основные отличия МП 8085/1 от МП 8080А:

1)генератор тактового сигнала CLK (Clock) и системный контроллер встроены в МП (включены все возможности, которые обеспечивают СИС 8224 и 8228/8238);

2)добавлены четыре входа запросов векторных прерываний RST 5.5, RST 6.5, RST 7.5 и

TRAP-,

3)добавлены порты последовательного ввода (S1D) и вывода (SOD) данных;

4)использована мультиплексная шина адреса-данных А£>7_о;

5)предусмотрена возможность построения минимальной МП-системы всего на трех БИС

(см. § 3.9) — 8085АЯ/1821ВМ85А (CPU), 8155///1821РУ55 (RAM/Ю ) и 8755А/1821РФ55

(EPROM/IO) — с возможностью расширения до большой системы с использованием стандарт­ ных внешних устройств и памяти.

Большинство функциональных узлов, приведенных на рис. 1.7, аналогичны по назначе­ нию одноименным узлам МП 8080А (см. рис. 1.3). Новые функциональные узлы имеют назна­ чение:

Data/Address Buffer — 8-разрядный двухканальный мультиплексор и 8-разрядный прие­ мопередатчик;

Interrupt Control — схема управления прерываниями;

Serial I/O Control — схема управления последовательными вводом и выводом данных.

Сигналы МП. Сигналы Al5_s, READY, HOLD и HLDA, а также сигналы INTR, RESET IN и CLK OUT (INT, RESET и ф2 в МП 8080А) имеют то же назначение, что и у МП 8080А. Сигналы МП 8085А выполняют следующие функции:

П р и м е ч а н и е ^ — Z-состояние; x — безразличное значение; команда DAD выполняется за три машин­ ных цикла, второй и третий из которых холостые — нет обращения к шине данных, поэтому для исключения противоречия с ранее введенным определением машинного никла можно считать, что команда DAD выполняется за один машинный цикл.

WR (Write) — сигнал записи данных в память или ПО. Истинные значения данных гаран­ тированы на заднем фронте сигнала WR = "1_Г (табл. 1.2);

INTR (Interrupt Request) — сигнал запроса прерывания высоким уровнем (INTR = 1), по­ ступающий от внешнего устройства (обычно от контроллера прерываний 580ВН59). В ответ на значение INTR = 1 микропроцессор выдает значение сигнала INTA = 0 для ввода из внешнего устройства в МП команды RST или CALL вызова подпрограммы обработки прерывания. Сиг­ нал INTR полностью соответствует сигналу INT в МП 8080А;

INTA (Interrupt Acknowledge) — выходной сигнал подтверждения прерывания, подаваемый на внешнее устройство или контроллер прерываний 580ВН59 в ответ на запрос INTR = 1;

RST 5.5, RST 6.5, R ST1.5 (Restart Interrupts) — входы маскируемых запросов прерывания для вызова подпрограмм, расположенных по фиксированным адресам 5.5x8 = 2С/г, 6.5x8 = 34h и 7.5x8 = ЗСй (команды RST п.5, где п. = 5, 6 и 7, автоматически вставляются внутри МП). Управление индивидуальным маскированием этих запросов прерывания производится двумя командами: RIM (Read Interrupt Mask — чтение маски прерываний; см. рис. 1.16) и SIM (Set Interrupt Mask — установка маски прерываний; см. рис. 1.15). Чувствительность входов: сигна­ лы RST 5.5 и RST 6.5 запрашивают прерывание высоким уровнем, а сигнал RST 7.5 — поло­ жительным фронтом. Запрос прерывания RST 7.5 запоминается во внутреннем триггере, даже когда запросы прерываний замаскированы (вызов подпрограммы обработки прерываний за­ прещен). Значение сигнала RESET I N - 0 маскирует все входы RST п.5',

TRAP (ловушка) — вход запроса немаскированного прерывания положительным фронтом

споследующим удержанием высокого уровня до завершения выполнения текущей команды.

Вответ на значение TRAP - 1 внутри МП автоматически вставляется команда RST 4.5 — ад-

Кроме адресации памяти и устройств ввода-вывода, выполняемой по шине адреса А15_0, необходима адресация РОНов и регистровых пар. Эта адресация производится частью разрядов КОП DDD и SSS (D — Destination — получатель, 5 — Source — источник), коды которых при­ ведены в табл. 1.3. Пример машинного кода (МК) команды MOV rl, г2, где г, = А, В, С, D, Е, Н и L, показан на рис. 1.13. Код D-jD6 = 01 задает операцию MOV — пересылку содержимого ре­ гистра г2 (код SSS — источник) в регистр rl (код DDD — получатель). В двухоперандных ко­ мандах первым (слева) всегда указывается получатель. Из рис. 1.13 следует, что машинные

коды всех команд передачи данных типа MOV г\, г2 задаются значениями 40h ... l¥ h , за ис­ ключением МК = 76/?, которому должна была бы соответствовать команда MOV М, М — ко­ манд, оперирующих с двумя операндами в памяти нет [3, 4].

Задача. Найти машинный код команды MOV Е, С. Решение'. DDD = 011 для регистра Е и SSS = 001 для регистра С, поэтому МК = 01 011 001 = 59/г (см. табл. 1.6).

Значения DDD = 110 и SSS = 110 указывают операции с операндом, находящимся в памя­ ти, когда его адрес находится в регистрах Н (старший байт) и L (младший байт). В двухоперандных командах только один операнд может находиться в памяти, т. е. могут использоваться только команды пересылки вида MOV М, г2 и MOV rl, М. Для хранения 16-разрядных опе­ рандов 8-разрядные РОНы объединяются в три 16-разрядные регистровые пары: гр В (регистры В и С), rp D (регистры D и Е) и rp Н (регистры Н и L). В обозначении регистровой пары указы­ вается регистр, в котором находится старший байт операнда. Адресация регистровых пар про­ изводится двумя разрядами D5D4 в коде операции (табл. 1.4). Код 11 в табл. 1.4 адресует указа­ тель стека SP (16-разрядный операнд) или PSW в зависимости от типа команды.

1.6. Система команд микропроцессоров 8080 и 8085

Мнемоника команд на языке ассемблера и выполняемые ими операции представлены в табл. 1.5. Операндами могут являться 8-разрядные регистры общего назначения МП с имена­ ми А, В, С, D, Е, Н и L (г, rl, г2), 16-разрядные регистровые пары В, D и Н (гр), указатель стека SP, слово состояния процессора PSW (Processor Status Word — содержимое аккумулятора А и