литература / Пухальский Проектирование микропроцессорных систем 2001

П р и м е ч а н и е : * - - /,5-технология, остальные — Л^-технология.

1.П. Обнаружение и исправление ошибок в оперативных запоминающих устройствах 131

Разряды CBj 0 = 0, 1, ..., 4) 5-разрядного проверочного слова C W (Check Word) и синдрома ошибки CBj (Error Syndrome), используемого для обнаружения ошибок и исправления одно­ кратных ошибок в байте данных DB1_о, вычисляет узел Parity Generator (рис. 1.62) на основа­ нии соотношений:

СВ0 = DB4 ® D #3 ® DB] ® DB0© (СВmo v З Д ) ,

СВХ= DB6© DB5 © DB3 © DB2 © DB0© (CBM, v З Д ),

CB2= DB7 © DB5© DB, © DB2® D B X© (CBM2 v S,S0),

CB3 = DB-, © DB6© DB2 © DB, © DB0 © (С£Мз v З Д ) ,

CB4 = DB-, © DB6 © DBS© DB4 © DB3 © (CBM4 v 5,S0),

где S,S0 — сигнал управления, задающий вычис­ Таблица 1.32. Вычисление проверочных

СВо = DBm4 © DBM3 © DBmi © DB^o© (DB4 © DB3 © DB, © DBq)m © T

CB, = DBM6© DBms © DBM3 © DBM2 © DB0© (DB6© DB5 © DB3 © DB2 © DB0)M © 1,

CB2 = DBmi © DBms © DBm4© DBm2© DBi © (DB7 © DBs © DB4© DB2© D B \)м © 1 ■ CB3 = DBmi © DBm6© DBm2 © DBmi © DBq © (DB7 © DBe © DB2 © DB, © DBo)m © T

CB4 = DBM7 © DBM6 © OBM5 © DBM4 © DB3 © (DB7 © DB6 © DB5 © DB4 © DB3)M© 1 ■

132 Глава 1. Микропроцессоры 8080 и 8085

Легко убедиться, что если при чтении памяти ошибки отсутствуют, т. е. все разряды

Могут использоваться и инверсные значения некоторых разрядов CBj, например:

СВ0 = DB4 0 DBS© DB, © DB0© (CBm v S,S0) © 1,

CB{ = DB6© DBS © DB3 © DB2 © DB0© (CBMl v 5,50) © 1,

что не влияет на значения разрядов синдрома ошибки, хотя и будут записываться в память ин­ версные значения проверочных разрядов СВ0 и СВ\.

Устанавливаемые в ИС ‘636 и ‘637 значения флагов ошибок представлены в табл. 1.34 — при обнаружении двукратной ошибки (катастрофической) флаг DEF используется для подачи на МП сигнала запроса прерывания, вызывающего подпрограмму обработки катастрофическо­ го отказа ОЗУ. Однократные же ошибки исправляются без каких-либо последствий для МП-системы. Р табл. 1.35 приведена связь между кодом синдрома ошибки и типом ошибки (DBj — однократная ошибка, 2 — двукратная ошибка, ML — многократная ошибка).

На рис. 1.63, а изображена структурная схема МП-системы с 8-разрядной шиной данных, в которой используется ОЗУ с обнаружением двукратных и исправлением однократных оши­ бок. Узел Control Logic формирует сигналы управления So и S\ для EDAC ‘636 из системных сигналов управления чтением MEMR и записью MEMW данных £>7-0 в ОЗУ (рис. 1.63, б).

При записи значением сигнала MEMW = 0 байта данных DB1^) в память значения разрядов DB7_о сразу же появляются на выходах “прозрачного” регистра памяти RG, (см. рис. 1.62). Ге­ нератор паритета (Parity Generator) при записи данных в память (S’, ■SQ= 1) выполняет функ­ цию генератора проверочного слова CB4 (h которое проходит через открытый буфер (Buffer 1) и записывается значением сигнала MEMW = 0 в дополнительное 5-разрядное ОЗУ (см. табл. 1.31).

1.11. Обнаружение и исправление ошибок в оперативных запоминающих устройствах 133

Рис. 1.63. Структурная схема МП-системы с EDAC

При чтении значением сигнала MEMR = 0 байта данных из памяти в регистры памяти R G X и RG2 поступают и фиксируются в них значения DB10 и СД4 0 соответственно. Эти значения поступают на входы генератора паритета (Parity Generator), выполняющего при чтении данных из памяти функцию генератора синдрома ошибки СВ4 0 (5, • S0 = 0). Синдром ошибки исполь­ зуется для установки флагов ошибок SEF и DEF (узел Error Detector), а также для исправления байта данных DB7_0, принимаемого МП, при однократной ошибке (узлы Error Decoder, Error Corrector и Buffer 2). При этом буфер Buffer 1 выдает на выходы C #M| значение синдрома ошибки для указания разрядов, вызвавших ошибку (см. табл. 1.31).

Для исследования синдрома ошибки его можно зафиксировать сигналом L = S', = 1 в реги­ стре памяти RG (рис. 1.63, а) и затем командой IN CSRG ввести в аккумулятор МП (обычно этого делать не требуется).

Моделирование ИС ‘636. Для более детального ознакомлением с принципом построения EDAC было произведено моделирование EDAC ‘636 с помощью модифицированного про­ граммного пакета Micro-Logic II (этот пакет в упакованном виде был размещен на одной диске­ те и вместе с книгой [5] поступил в продажу в 1997 г.).

На рис. 1.64 изображена разработанная принципиальная схема EDAC ‘636, которая может несколько отличаться от фирменной схемы (неизвестной). Лабораторная работа для исследова­ ния EDAC с помощью пакета Micro-Logic II (файл u_edac.dwg) приведена на рис. 1.65 — ОЗУ моделируется двумя регистрами типа SN1AALS992 [5], а ошибки вводятся с помощью приемо­ передатчиков TRN2 (Noise — помехи).

1.11. Обнаружение и исправление ошибок в оперативных запоминающих устройствах 137

где S\S(, — сигнал управления, задающий вычисление проверочного слова (S\S0 = 1, DB, — за­ писываемые в память разряды слова данных) и синдрома ошибки (S tSo = О, DB, = DBM, и СВщ— разряды слова данных и проверочного слова, прочитанных из памяти), а индекс М оз­ начает, что разряд может быть прочитан из памяти с ошибкой (0 вместо 1 или 1 вместо 0).

Таблица 1.36. Вычисление проверочных разрядов в И С ‘630 и ‘631

СВ4 —DB^[\5© DBmi4 © »Bmi3 © DBmi © DBmь © DBm, © DBmл © DBm?, © СВм4 © © (DBl5 © D B © D Bl3 © DBj © DB6 © DBS © DR, © DB3)M© 1,

CB, = DBfrii5 © DBmи © DBm\i © DBm,2 © DBmi1 © DBm10 © DBm9 © DBm&© CBm5 ©

© (DS15 © D B ,4 © DB,3© DB\2 © DB\ \ © DB\q © DBi) © DB$)м © 1.

Свойства синдрома ошибки представлены в табл. 1.37. Устанавливаемые в ИС ‘630 и ‘631 значения флагов ошибок такие же, что и для ИС ‘636 и ‘637 (табл. 1.34). В табл. 1.38 приведена связь между кодом синдрома ошибки и типом ошибки (DB, — однократная ошибка, 2 — дву­ кратная ошибка, ML — многократная ошибка). Однократные ошибки исправляются без какихлибо последствий.

EDAC 74LS616 и 74LS617. Структурная схема EDAC ‘616 изображена на рис. 1.68 (EDAC ‘617 описывается такой же структурной схемой, но буферы Buffer 1, 2 и 3 имеют откры­ тые коллекторные выходы):

DB |5_о (Data Bite) — разряды шины данных МП; CB5_q (Check Bite) — разряды проверочного слова;

Si, S0— сигналы управления внутренними операциями EDAC (табл. 1.39);

ERR (Single-bit Errors Flag) — флаг обнаружения и исправления однократных ошибок;

MERR (Dual-bit Errors Flag) — флаг обнаружения двукратных ошибок (Multi-Error)-,

1.11. Обнаружение и исправление ошибок в оперативных запоминающих устройствах 139

ОЕСВ (Output Enable Check Bite) — сигнал разрешения выхода проверочного слова; LEDBO (Data Bite Output Latch Enable) — сигнал разрешения фиксации в регистре ис­

правленного слова;

ОЕВ0 — (Output Enable Byte 0) — сигнал разрешения выхода младшего байта данных; ОЕВ\ — (Output Enable Byte 1) — сигнал разрешения выхода старшего байта данных.

Рис. 1.68. Структурная схема EDAC ‘616

Таблица 1.39. Управление работой ИС ‘616 и ‘617