литература / Пухальский Проектирование микропроцессорных систем 2001

Из этого примера видно, насколько директива %FOR облегчает ввод данных и увеличива­ ет наглядность программы.

Директива управления файлами % INCLUDE. Эта директива используется для включе­ ния в исходный модуль файла другой программы. Директива %INCLUDE имеет форматы:

%INCLUDE патеДИе или %INCLUDE <пате_Jile>.

менной окружения INCLUDE. Для этого в файл autoexec.bat следует включить строку

set INCLUDE=c:\LABORAT\AVSIM85\INCLUDE,

если включаемые файлы находятся в каталоге c:\LABORAT\AVSIM85\INCLUDE.

По умолчанию текст подключенного файла в листинг не выводится. Для вывода в листинг пате.рт текста подключенного файла транслятор из командной строки компьютера следует запускать командой

Рис. 1.27. Пример экрана отладчика

94 Глава 1. Микропроцессоры 8080 и 8085

ство памяти. Сигнал INTA предназначен для чтения данных из одного единственного внешнего устройства, поэтому эта операция не адресуется по шине адреса МП (безадресное чтение).

Если контакт INTA подключить через резистор 1 кОм к источнику питания + 12 В, то на запрос прерывания INT = 1 от внешнего устройства из системного контроллера в МП поступит команда RST 7, машинный код которой равен FF/j. Системная шина данных контроллера (Sys­ tem Data Bus) при этом блокируется. Этим обеспечивается одноуровневая система прерываний в простейших микроконтроллерах.

Вывод данных из МП указывается значением сигнала записи WR = 0 и выполняется одним из сигналов управления MEM W = 0 или HOW = 0. Все параметры этих сигналов одинаковы. Сигналы MEMW и I/O W , выдаваемые системным контроллером 8238, показаны на рис. 1.31 штриховой линией (упреждающая запись), а контроллером 8228 — сплошной.

Коды слова состояния SW представлены в табл. 1.15. Каждый разряд SW содержит сле­ дующую информацию о состоянии (в скобках указаны названия разрядов):

Д) = 1 — подтверждение прерывания (INTA)-,

Di = 0 — запись данных в память и вывод данных во внешнее устройство (WO — Write/Output);

D2= 1 — обращение к стеку (STACK — на шине адреса установлено содержимое SP)\ D3 = 1 — подтверждение останова (HLTA)\

D4 = 1 — вывод данных во внешнее устройство (OUT — на шине адреса установлено зна­ чение port второго байта команды OUT port);

D5 = 1 — выполнение первого машинного цикла (Ml — выборка из памяти первого байта очередной команды);

D6= 1 — ввод данных из внешнего устройства (INP — на шине адреса установлено значе­ ние port второго байта команды IN port)-,

Dt - 1 — чтение памяти (MEMR).

Из табл. 1.15 следует, что в качестве системных сигналов управления можно использовать сигналы:

MEMR = Dr DBIN, MEM W = D4 v WR, 1Ш= D 6 -DB1N, I/OW = DAv WR.

MEMW, I/OW

Рис. 1.31. Временные диаграммы сигналов процессора 8080А

выдается значение сигнала HLDA = 1 подтверждения DMA — МП переходит в состояние за­ хвата (приостановка работы) с переводом своих шин в Z-состояние. Для перевода BZ-состояние системных шин используется сигнал AEN = BUSEN = 1, поступающий от кон­ троллера прямого доступа к памяти.

Рис. 1.33. Память, таймер и контроллер прерываний

7 Г. И. Пухальский

98 Глава 1. Микропроцессоры 8080 и 8085

Сигнал INT анализируется в последнем такте последнего машинного цикла и при обнару­ жении значения INT = 1 переходит к обслуживанию прерывания, если ранее флаг INTE был установлен в 1. Для этого МП выдает слово состояния 6W8 или SW10, по которому системный контроллер вырабатывает активный уровень сигнала INTA = 0.

Структурная схема микроконтроллера, построенного на основе МП 8080А, была приведе­ на на рис. 1.5. Аналогичную структурную схему можно составить и для микроконтроллера, построенного на основе МП 8085А. Принципиальные схемы микроконтроллеров проектируют­ ся на базе таких структурных схем, предварительно определив требуемый объем памяти ОЗУ и ПЗУ и перечень необходимых интерфейсных БИС. Структурные схемы позволяют легче изу­ чить принцип работы МП-системы и назначение всех сигналов управления.

П ринципиальная схема микроконтроллера. На рис. 1.33 и 1.34 изображены принципи­ альные схемы памяти и интерфейсных устройств, которые могут быть подключены к систем­ ным шинам центральных процессорных устройств, изображенных на рис. 1.10 и 1.32. Все эти устройства расположены на одной печатной плате и обслуживаются одним приемопередатчи­ ком 1533АП6. Селекция всех БИС производится адресным дешифратором, выполненным на ИС 1533ИД7 (рис. 1.33). На один из его входов управления подан сигнал AEN от контроллера прямого доступа к памяти 580ВТ57 (см. рис. 2.23), переводящий выходы дешифратора в неак­ тивное состояние (1), запрещающее обращение к адресуемым БИС. Этот же дешифратор управляет селекцией контроллера клавиатуры и 7-сегментного дисплея (см. рис. 1.37 и 1.38).

Рис. 1.34. Контроллер последовательного канала передачи данных

Селекция внешних устройств, не участвующих в операциях прямого доступа к памяти, всегда должна запрещаться, чтобы не было к ним ложного обращения при генерации адресных сигналов контроллером прямого доступа к памяти. БИС на рис. 1.33 и 1.34 имеют назначение:

573РФ2 (2716 фирмы Intel) — репрограммируемое ПЗУ 2К х 8 бит со стиранием ультра­ фиолетовыми лучами (EPROM — Erasable Programmable ROM', см. § 3.3);

537РУ10(#М6516-9 фирмы Harris Semiconductor) — ОЗУ 2К X 8 бит (RAM — Random Асcess Memory, см. § 1.10);

580ВН59 (8259 фирмы Intel) — программируемый контроллер прерываний (см. § 3.5); 580ВИ53 (8253 фирмы Intel) — программируемый интервальный таймер (см. § 3.4); 580ВВ51А (8251А фирмы Intel) — программируемый контроллер последовательного ка­

нала данных (см. § 3.7).

Адресация памяти и внеш них устройств. В МП-системах применяется двухуровневая адресация ячеек памяти в ПЗУ и ОЗУ и регистров памяти в интерфейсных БИС: часть разрядов шины адреса подается на их внутренний дешифратор, а остальные разряды — на внешний (на­ пример, на ИС 1533ИД7). Этот внешний дешифратор обеспечивает выбор (включение) только одной БИС. Поскольку в рассматриваемом микроконтроллере используются БИС ПЗУ и ОЗУ по 2К х 8 бит (см. рис 1.33), то на их внутренние дешифраторы поступают 11 разрядов адреса Лю-о (2 К = 2 й ). Эти дешифраторы DC 11 х 2048 в соответствии с кодом сигналов Аю_о выби­ рают только одну ячейку памяти. Если бы по каким-либо адресам ячейки памяти отсутствовали бы, то к ним нельзя было бы обращаться — некоторые адреса были бы потеряны. Точно так же адресуются и регистры памяти в интерфейсных БИС. Если некоторая интерфейсная БИС имеет по четыре 8-разрядных регистра ввода (для чтения данных) и вывода (для записи данных), то на ее внутренний дешифратор DC 2 x 4 должны быть поданы два разряда адреса A i и А0 для обеспечения выбора только одной пары регистров ввода и вывода, имеющих один и тот же адрес порта. К какому из этих двух регистров производится обращение, распознается сигнала­ ми управления I/OR и HOW. Например, в схеме, изображенной на рис. 1.37, один и тот же ад­ ресный сигнал CS00 с выхода внешнего дешифратора используется как для селекции порта ввода, так и порта вывода. Однако чтение данных из порта ввода и запись данных в порт выво­ да выполняются активными уровнями разных сигналов:

ОЕ = I/OR v CS00 = I/OR ■CS00 и SR = I / OW v CS00 = I/OW ■CSQO.

Пока значение сигнала ОЕ = 1, выходы буфера данных 561JTH3 находятся в Z-состоянии. Функционально точно так же выполнено чтение и запись данных внутри интерфейсных БИС. Некоторые интерфейсные БИС имеют неполный набор регистров памяти, например, три реги­ стра ввода и четыре регистра вывода.

Дешифратор адреса 1533ИД7 на рис. 1.33 используется для селекции, как памяти, так и устройств ввода-вывода. В табл. 1.16, составленной на основании схемы его включения, пред­ ставлены диапазоны адресов памяти и портов устройств ввода-вывода, селектируемых каждым выходом дешифратора (символ х = 0 и 1). Адресное пространство памяти, селектируемое каж­ дым сигналом CSm (т = 00, 08, 10, 18, 20, 28, 30 и 38), составляет 2 К адресов, а селектируемое адресное пространство ввода-вывода — 8 портов.

Полное адресное пространство памяти, селектируемое дешифратором, составляет 16 К 8-разрядных ячеек памяти по адресам 0000/г 3FFF/;, и полное адресное пространство вводавывода — 64 порта по адресам 00Л + 3Fh (четверть всего адресного пространства вводавывода). Селекция одним адресным дешифратором памяти и устройств ввода-вывода возмож­ на потому, что адрес порта ввода-вывода содержится как в младшем, так и в старшем байте шины адреса: при выполнении команд IN port и OUT port на шине адреса МП устанавливает значения А,5_8 = Ау^.

7*