Основы автоматизации Ямный,Яновский

Лекция 5 КОМБИНАЦИОННЫЕ СХЕМЫ

Комбинационными называются такие цифровые схемы, выходные сигналы которых в каждый момент времени определяются совокупностью входных сигналов и не зависят от их предыдущих состояний. В комбинационных схемах (КС) нет памяти, которая могла бы содержать ранее полученную информацию. Их работа полностью определяется таблицами истинности и описывается с помощью структурных формул.

5.1.Анализ и синтез комбинационных схем

Втеории комбинационных схем рассматриваются две основные задачи: задача анализа и задача синтеза.

Анализ КС. Задача анализа КС может быть сформулирована как задача нахождения структурной формулы, описывающей работу заданной схемы.

При решении этой задачи устанав-

A1 = x1 , A2 = x2 , A3 = x1 x2 ,

A4 = x2 + x3 , y1 = A3 + A4 = x1 x2 +(x2 + x3 ),

y2 = A3 A4 = x1 x2 (x2 + x3 ) .

Как видно из приведенного примера, анализ КС не вызывает принципиальных затруднений.

Синтез КС. Задача синтеза может быть сформулирована как задача построения цифрового устройства, реализующего заданную булеву функцию в заданном базисе логических элементов.

Синтез КС производится в несколько этапов. На первом этапе составляют аналитическое описание (систему структурных формул в СДНФ или в СКНФ) заданных, как правило, таблично булевых функций. На втором этапе минимизируют полученные структурные формулы и осуществляют переход в заданный базис. При этом при переходе в базис

51

И-НЕ обычно используют структурные формулы в СДНФ, а при переходе в базис ИЛИ-НЕ – структурные формулы в СКНФ.

На заключительном этапе синтеза осуществляют переход от минимизированных структурных формул к структурной схеме КС.

В качестве примера рассмотрим синтез КС, реализующей функцию у', заданную таблично (табл. 5.1). На первом этапе синтеза получим структурную формулу функции у' в СДНФ

и структурную формулу этой же функции в СКНФ

y'2 = (x3 + x2 + x1 + x0 )· (x3 + x2 + x1 + x0 )· (x3 + x2 + x1 + x0 )х

Структурные схемы синтезированного цифрового устройства в базисе И-НЕ и в базисе ИЛИ-НЕ приведены на рис. 5.3, а и рис. 5.3, б соответственно.

52

Рис. 5.2. Минимизация функции у' в СДНФ (а) и в СКНФ (б)

Рис. 5.3. Комбинационная схема в базисе И-НЕ (а) и в базисе ИЛИ-НЕ (б)

5.2. Сумматоры и вычитатели

Сложение является основной арифметической операцией, выполняемой в цифровых устройствах. Другие арифметические операции – вычитание, умножение, деление – сводятся к сложению. КС, выполняющие операцию «сложение», называются сумматорами. Применяются одноразрядные и многоразрядные сумматоры.

53

Условное обозначение полусумматора и его структурная схема приведены на рис. 5.4. Временные диаграммы сигналов полусумматора, реализованного на ИС КР1533, приведены на рис. 5.5. Из них видно, что выходные сигналы полусумматора формируются с задержкой относительно его входных сигналов.

Составленные в соответствии с табл. 5.3 структурные формулы булевых функций SMi и CRi полного двоичного сумматора в СДНФ имеют вид:

Можно различным образом преобразовать выражения (5.6) и получить много различных вариантов реализации функций суммы и переноса. Например, выражения

SMi = ai bi CRi–1,

показывают возможность реализации полного одноразрядного сумматора на двух полусумматорах и логическом элементе ИЛИ (рис. 5.7). Временные диаграммы сигналов такого сумматора, реализованного на ИС КР1533, приведены на рис. 5.8.

54

Рис. 5.8. Временные диаграммы сигналов полного сумматора

Параллельные многоразрядные сумматоры. Параллельные многораз-

рядные сумматоры состоят из группы одноразрядных сумматоров, число которых определяется разрядностью суммируемых чисел. Простейшими из параллельных сумматоров являются сумматоры с последовательным переносом (рис. 5.9). Сложение многоразрядных чисел в подобных сумматорах предусматривает одновременную подачу всех разрядов слагаемых, а процесс суммирования осуществляется последовательно, так как сигнал суммы в каждом разряде сумматора может быть сформирован лишь при наличии сигнала переноса из предыдущего разряда.

Реализация параллельных сумматоров с последовательным перено-

Рис. 5.9. Параллельный сумматор с последовательным переносом

55

сом не вызывает затруднений, однако быстродействие их невелико. Более высокое быстродействие обеспечивают параллельные сумматоры со сквозным переносом.

Дальнейшее увеличение быстродействия имеет место в сумматорах с ускоренным переносом, в которых операция сложения выполняется как поразрядная операция и на распространение сигнала переноса дополнительное время не требуется. В таких сумматорах сигнал переноса в каждом разряде формируется одновременно с поступлением сигнала переноса в младший разряд.

Вычитатели двоичных чисел. Операцию вычитания двоичного чис-

ла B = bn–1 bn–2 ... b1 b0 из числа A = an–1 an–2 ... a1 a0 можно выполнить с помощью многоразрядного вычитающего устройства, построенного на

одноразрядных полных вычитателях.

Однако более предпочтительным является устройство, в котором арифметические операции сложения и вычитания выполнены на полных сумматорах. Принципиальная возможность построения такого устройства основана на возможности замены операции арифметического вычитания операцией алгебраического сложения чисел, представленных в дополнительном или в обратном коде.

В общем случае в зависимости от используемого для представления двоичных чисел кода различают многоразрядные сумматоры прямого кода, дополнительного кода и обратного кода (рис. 5.10).

Двоичный сумматор прямого кода можно использовать для сложе-