A_O_Melnik_Arkhitektura_komp_39_yuteriv

142

Представимо алгоритм виконання команди у вигляді потокового графа, кожна з вер­ шин якого позначає оператор відповідної фази виконання команди (рис. 4.5а).

Рис. 4.5 а - отоковий граф виконання команди; 6 - структура процесора, орієнтованого на його реалізацію

Для того, щоб команда виконувалася за один такт, потрібно апаратно відобразити алгоритм її виконання, тобто поставити у відповідність кожному оператору алгорит­ му функціональні вузли процесора, які їх виконують, та з'єднати їх між собою згідно із зв'язками вершин потокового графа алгоритму. Тоді структура процесора комп'ютера з простою системою команд, який виконує названі фази, може бути подана наступним рисунком (рис. 4.5б). Як бачимо, процесор містить п'ять послідовно з'єднаних блоків: вибірки команди з основної пам'яті, декодування операндів та вибірки команди з регі­ стрової пам'яті, операційний, вибірки та запису даних до основної пам'яті, запису даних до регістрової пам'яті. Кожен з цих блоків виконує відповідну фазу командного циклу та передає результати до наступного блоку. Результатом послідовної роботи цих блоків є виконання команди

Деталізована структура процесора комп'ютера ОІХ, яка побудована на основі опи­ саного вище підходу, представлена на рис. 4.6.

Рис. 4.6. Структура процесЬра комп'ютера з простою системою команд

На цій схемі лініями відділені блоки процесора, показані на рис. 4.5б, які виконують відповідну фазу командного циклу потокового графа алгоритму виконання команди. Перший оператор IF виконується на наступних елементах: програмному лічильнику PC (Program Counter), суматорі Adder та двох регістрах N P C і IR. Вміст програмного лі­ чильника PC визначає адресу команди в основній пам'яті. Комбінаційний суматор Adder обраховує адресу наступної за чергою виконання команди. При цьому враховано, що впорядкована послідовність команд (програма) складається з чотирибайтових команд (усі команди мають формати довжиною 32 біти), які розміщено в основній пам'яті за послідовними адресами 0,4, 8, С і т. д. Через це константа зсуву адреси (пересування по­ кажчика на наступну за чергою команду) дорівнює +4. Визначене за допомогою сумато­ ра значення адреси вибирання наступної команди зберігається у регістрі N P C (next PC). Зчитаний з основної пам'яті код поточної команди записується до регістра команди IR.

Поля щойно вибраної команди містять адреси програмно-доступних регістрів регі­ стрової файла процесора. Вміст зазначених полів формату команди в рамках операто­ ра ID надсилається на адресні входи регістрової пам'яті Regs, а відповідні надісланим адресам коди операндів завантажуються до внутрішніх, програхмно-недосяжних, тобто службових, регістрів А і В.

Існує ще один тип операнда з назвою "безпосередній" (Imm). Його задають прямо у форматі команди. Як правило, довжина безпосереднього операнда не перевищує поло­ вини довжини формату команди. В комп'ютері D L X безпосередній операнд має довжину 32/2 = 16 бітів. У той самий час бажано зафіксувати довжину формату даних такою, що дорівнює довжині формату команди, адже різноманіть довжин форматів суттєво при­ гальмовує комп'ютер. Якщо усі формати даних, як і формати команд, матимуть довжи­ ну 32 біти, тоді безпосередньому операнду не вистачатиме ще 16 бітів, аби бути стандарт­ ним за довжиною. Тому тут використаний комбінаційний вузол Sign Extend, який виконує

144

знакове розширення 16-бітового безпосереднього операнда до 32-х бітів. Результат зна­ кового розширення тимчасово зберігають у службовому регістрі Imm.

В цілому можна нарахувати чотири можливі операнди на вході арифметико логіч­ ного пристрою A L U процесора: з регістрів А, В, Imm та вміст регістра адреси наступної для виконання команди N P C , над якими виконується функціональний оператор ЕХ. На­ перед зазначимо, що операнд-адреса N P C опрацьовується в A L U при виконанні команд умовного переходу, коли на додаток до наступної потрібна ще одна адреса, що утворе­ на додаванням до вмісту N P C деякої константи переходу. Вибирання двох операндів на вхід A L U із чотирьох можливих виконується за допомогою мультиплексорів операндів mux, розташованих на його входах.

Результат операції з A L U тимчасово запам'ятовується у проміжному службовому регістрі ALUout. Якщо результатом операції є число, тоді воно заноситься до комірки регістрового файла. Якщо результатом операції є адреса, тоді ця адреса надсилається до (верхнього на рисунку) мультиплексора вибору адреси mux. За допомогою зазначеного мультиплексора вибирають адресу переходу (чергова чи перехід), яка і надсилається до програмного лічильника PC, аби коректно продовжити виконання програми.

Керування мультиплексором вибору адреси наступної команди покладено на вузол Zero?, де вміст службового регістра А порівнюється із нулем (дорівнює нулю, більше нуля, менше нуля і т. д., залежно від виду виконуваної у поточний час операції умовного переходу). Результат порівняння є бінарним логічним значенням (так або ні). Саме цей бі­ нарний результат керує роботою мультиплексора вибирання адреси наступної команди.

При виконанні фази M E M результат-адреса з виходу A L U надсилається до основної пам'яті як отримана адреса комірки цієї пам'яті (для команд збереження/завантаження)

Результатом на виході правого на рисунку мультиплексора може бути або вміст основної пам'яті (при виконанні команди завантаження LW слова з основної пам'яті до регістра регістрового файла), або результат виконання арифметичної, зсувної, логічної чи іншої операції в A L U (наприклад, при виконанні команд A D D , SUB і т. д.). Такий ре­ зультат в рамках виконання фази WB засобами мікропрограмування зберігають в регі­ стрі регістрового файла. Отже, зазначений мультиплексор, керований регістром поточ­ ної команди, комутує на вхід регістрового файла потрібну інформацію

Таким чином, апаратно відобразивши потоковий граф алгоритму виконання коман­ ди, вдалося забезпечити вимогу, щоб вона виконувалася за один такт. Як видно з вище приведеного опису роботи процесора, для спрощення пояснення тут були використані проміжні регістри для запису операндів, які можуть бути видалені. Порівняно з про­ цесором комп'ютера із складною системою команд виконання команди в приведеній структурі процесора суттєво спростилося. Далі розглянемо це детальніше, але спочатку проведемо аналіз взаємодії процесора з основною пам'яттю.

4.2.3. Взаємодія процесора з пам'яттю в комп'ютері з простою

системою команд

Відомий так званий парадокс пам'яті - пам'ять може мати малий об'єм, проте бути швидкою і задовольняти вимоги процесора щодо швидкодії, або мати відносно великий об'єм і бути повільною. Немає пам'яті відносно великої і, водночас, швидкої. Ставити за­ раз питання про основну пам'ять, об'єм якої задовольняє системного програміста (сис-

145

темні програми) є, безперечно, нереальним завданням. Об'єму основної пам'яті завжди не вистачає і, можливо, не вистачатиме.

Аби подолати зазначену невідповідність, вибудовують багаторівневу ієрархічну сис­ тему пам'яті комп'ютера, де на верхньому рівні ієрархії знаходяться програмно-доступ­ ні регістри регістрового файла процесора, на другому - кеш, потім комірки основної пам'яті, потім система зовнішньої пам'яті (диск, магнітні стрічки, архівна пам'ять з ла­ зерною технологією і т. д.). За рівнями ієрархії, згори донизу, об'єм пристроїв пам'яті зростає, а швидкодія зменшується. Керує інформаційними обмінами між рівнями опе­ раційна система. Коли багаторівневість та ієрархію пам'яті приховано від прикладного програміста, тоді кажуть про реалізацію віртуальної пам'яті, де, ніби, скасовано зазна­ чений вище парадокс пам'яті. В цьому випадку прикладному програмісту здається, що він використовує єдину відносно велику і швидку пам'ять.

Важливим є той факт, що звернення процесора до пам'яті завжди локалізовано в не­ великому діапазоні змін її адрес. Саме він і дозволяє застосовувати ієрархічну систему пам'яті, аби розв'язати невідповідність швидкодій процесора і системи пам'яті з одним рів­ нем ієрархії. Між процесором і основною пам'яттю розташована кеш пам'ять (рис. 4.7) - це швидка буферна пам'ять невеликого об'єму. Кеш пам'ять працює на близькій тактовій частоті до процесора і не пригальмовує його роботу. Кеш (cache у перекладі з англій­ ської - тайник) лишається прозорою для програміста, тому що система команд процесо­ ра, як правило, не містить команд роботи з кеш пам'яттю.

Рис. 4.7. Кеш пам'ять у складі ядра комп'ютера

При поясненні роботи кеш пам'яті можна допустити, що процесор також не «ба­ чить» кеш і генерує адреси пам'яті так, ніби кеш пам'яті не має. Проте кеш пам'ять, як правило, існує, і на апаратному рівні перехоплює сигнали процесора читання/запису, а коли треба, то надає процесору швидкі копії інформаційних кодів, які тимчасово збері­ гає у власній робочій пам'яті. Якщо кеш пам'ять спроможна підмінити собою основну пам'ять (у понад 96-98 відсотків випадків), тоді вона за рахунок власних ресурсів задо­ вольняє запит процесора. Процесор не пригальмовується і продовжує працювати на по­ вній швидкості. Коли «підміна» основної пам'яті неможлива (менше від двох - чотирьох відсотків випадків), тоді кеш пам'ять залучає до роботи основну пам'ять, обмін з якою суттєво пригальмовує процесор.

Усі завдання, пов'язані із перехопленням запитів від процесора до основної пам'яті, вирішує контролер кеш пам'яті, який є її складовою частиною. Другою частиною кеш пам'яті є невелика робоча пам'ять, де зберігають вміст копій комірок основної пам'яті, що брали участь в обслуговуванні останніх, тобто найбільш «свіжих» запитів процесо­ ра. Важливо, що вміст комірок основної пам'яті копіюється до кеш пам'яті разом із свої­ ми адресами. Саме ці копійовані адреси і дозволяють контролеру кеш пам'яті приймати

ІПЧям 171.

146

рішення про спроможність задовольнити конкретний процесорний запит без залучення до обміну повільної основної пам'яті.

Спрощений варіант структури комп'ютера, в якому використовується кеш пам'ять, подано на рис. 4.8. Пристрій керування надсилає керуючі сигнали до процесора та основ­ ної пам'яті. З процесора сигнали станів, якими можуть бути біти регістра команди і інше, надходять до пристрою керування, аби реалізувати розгалуження мікропрограми.

Для зберігання даних і команд використано розділені кеш пам'яті даних і команд Гар­ вардської архітектури. В свою чергу, кеш пам'яті зв'язані з єдиною пам'яттю Принстонської архітектури. Ясно, що обмін в підсистемі "основна пам'ять - кеш пам'ять даних» є двостороннім, а в підсистемі «основна пам'ять - кеш пам'ять команд" - одностороннім.

Пристрій керування

Рис. 4.8. Спрощена структура комп'ютера ОЬХ

Можна побачити, що наведена структура ефективно поєднала риси Принстонської та Гарвардської архітектур.

Надалі при розгляді принципів виконання команд в процесорі будемо розглядати і його взаємодію з основною пам'яттю через кеш пам'ять команд та даних.

4 . 2 . 4 . Виконання команд в процесорі комп'ютера з простою

системою команд

4.2.4.1.Фаза вибирання команди

Виконання команд в процесорі комп'ютера з простою системою команд розглянемо на прикладі процесора комп'ютера DLX, структура якого була розглянута в п. 4.2.2.

В рамках фази вибирання команди 1Т виконуються наступні мікродії (мікрооперації):

Ш = І М [ Р С ] ;

ОТС = РС+4.

747

Виконання першої мікродії спричинює завантаження до 32-бітового регістра поточ­ ної команди IR вмісту чотирьох послідовно розташованих комірок пам'яті команд, по­ чинаючи від адреси (PC) + 0 і завершуючи адресою (PC) + 3. Як і завжди, за допомогою (PC) позначено вміст програмного лічильника PC.

Друга мікродія ( N P C = PC + 4) вираховує "планову" адресу наступної за чергою ко­ манди з послідовного потоку. Тобто тут визначається і тимчасово зберігається у регістрі NPC вміст програмного лічильника. "Логічне" вибирання вмісту чотирьох послідовно розташованих однобайтових комірок замість однієї чотирибайтової підкреслює те, що навіть на рівні мікродій адресування комірок пам'яті вказують логічно. За умови коли адреса байта кратна чотирьом, тобто дотримано вирівнювання границь адрес команд, із пам яті, одразу (за одне звернення) вибирають чотири байти і навіть цілі пакети по чо­ тири байти. Отриманий з пам'яті даних код тлумачать як 32-розрядне слово, а з пам'яті команд - як одну команду

Зауважимо, що обидві наведені мікродії теоретично є сумісними в часі. Саме тому вони можуть і мають виконуватися паралельно. Ці мікродії утворюють єдину мікрокоманду

Важливою властивістю фази IF є те, що вона не приймає до уваги існування відомого «парадокса пам'яті». Дійсно, у фазі IF за часовими витратами мікродія вибирання з по­ вільних комірок пам'яті команд є тотожною мікродії, що працює з внутрішніми, а саме тому надшвидкими регістрами процесора

4.2.4.2. Фаза декодування команди

В рамках фази декодування команди ID виконуються наступні мікродії (мікрооперації): A = Regs[IR6 Ji

В = Regs [IR u J;

Imm = ((TR16 )16 ## I R 1 6 3 ] ).

У наведеному мікрокоді, що складений з трьох сумісних у часі, тобто придатних до одночасного (паралельного) виконання мікродій, вжито наступні позначення:

• А, В, Imm - внутрішні службові 32-розрядні регістри для проміжного збереження кодів; всі три регістри є "прозорими" для програміста в тому сенсі, що вони аж ніяк не відбиті в машинних командах.

го (див. формат команд); довжина поля рівна 5 бітам, що дозволяє позначати та адресу­ вати 32 регістри - від R0 до RM

• I R n 1 5 - також п'ятибітове поле номера ще одного регістра - джерела даного з множини R0 -..R3 1

Вже зауважувалося, що поле безпосереднього операнда (Immediate або Imm) у фор ­ маті команди має довжину лише 16 бітів. В той же час, розрядність інформаційного тракту в усіх трьох службових регістрів рівна 32 біти. До того, як записати 16-бітовий код IR1 6 безпосереднього операнда з регістра команд до службового регістра Imm, цей

148

код треба розширити з врахуванням знака (тобто розряду IR] 6 ) до 32-бітового значення а наступним стандартним алгоритмом знакового розширення:

IR1 6 ##IR1 6 ##...## I R 1 6 # I R I 6 3 1

Тут символом ## позначено операцію зчеплення (конкатенацію).

Важливо, що в рамках фази ID виконується декодування (розпізнавання) команди та вибирання усіх можливих варіантів операндів поточної команди, незалежно від її типу, з метою збільшення швидкодії. З іншого боку, можливість одночасного вибирання усіх варіантів операндів потенційно обумовлено відповідною структурою форматів команд, де фіксовано розташування полів-покажчиків на джерела даних та приймачі операндів і результатів. Іншими словами, формати команд процесора втілюють техніку кодування форматів команд, що відома під назвою "fixed-field coding".

4.2.4.3. Фаза виконання та формування ефективної адреси

Мікродїї, що виконують в рамках фази виконання та визначення ефективної адреси ЕХ, вже залежать від типу поточної команди. Враховуючи це, вигідно поділити усі ко­ манди процесора на наступні три групи:

•команди виконання операцій завантаження операндів з основної пам'яті та збере­ ження результатів у основній пам'яті;

•команди виконання операцій арифметико-логічного пристрою;

•команди виконання операцій умовних та безумовних переходів.

Далі розглядаємо притаманні кожній групі команд мікродії

Команди виконання операції звернення до пам'яті даних

В рамках фази ЕХ операції звернення до пам'яті даних (load/store instructions) го­ тують значення ефективної адреси, тобто вираховують значення бінарного коду, що є адресою комірки пам'яті даних. Виконується наступна мікродія:

ALUoutput = А + Imm.

Позначене в мікродії додавання безпосереднього операнда (однієї з компонент адре­ си) з вмістом робочого регістра А (другої компоненти) реалізується в A L U . Отримана сума (вона завжди ціла і додатна, переносом нехтують) записується до ще одного, про­ зорого для програміста, регістра ALUoutput. Цей регістр має розрядність 32 біти. Він зберігає коди результатів, що з'являються на виході комбінаційної схеми з назвою A L U . Якщо пригадати дію команди LW, тоді призначення та форма запису наведеної мікродії стає зрозумілою.

Команди виконання операції арифметико логічного пристрою типу регістр регістр.

Прикладом команди типу регістр-регістр є команда A D D R1,R2,R3. Виконується вка­ зана командою наступна мікродія

ALUoutput = А ор В.

Тут узагальнене позначення (ор) можна конкретизувати як (add), (sub) тощо, залежно від конкретного виду поточної команди, яка опрацьовується в інформаційному тракті комп'ютера Підкреслимо, що на попередній щодо ЕХ фазі, а саме на фазі ID, до службо­ вих регістрів уже завантажено вміст вибраних регістрів регістрового файла з адресами R2 і R3. Результат дії поки що не збережено в регістрі R1, але його тимчасово записано до службового регістра ALUoutput.

149

Команда виконання операції арифметико-погічного пристрою типу регістр-без- посередній операнд.

Прикладом команди типу регістр-безпосередній операнд є команда A D D R1,R2,#23. Виконується наступна мікродія:

ALUoutput = A op Imm.

Ясно, що замість вмісту регістра R3 в операції бере участь безпосередній операнд, який з урахуванням «знакового» розширення до 32-х бітів зчитується із службового ре­ гістра Imm.

Команда умовного переходу.

Прикладом команди умовного переходу є команда B N E Z R5, data. Виконуються на­ ступні мікродії:

ALUoutput = N P C + Imm; Cond (ition) = (A op 0).

Обидві мікродії є сумісними в часі. За допомогою першої мікродії вираховується ці­ льова адреса умовного переходу. При цьому до вже визначеної адреси наступної коман­ ди (NPC), тобто такої, яка розташована безпосередньо за командою умовного переходу, додається константа зі службового регістра Imm, (саме він містить значення data). Друга мікродія визначає (істинним чи хибним) є значення умови Condition умовного переходу. Заради цього вміст службового регістра А, що є збіжним із вмістом регістра R5 (у коман- ді-прикладі), порівнюється на основі операції (ор) з нулем. Згідно з семантикою коман­ ди B N E Z отримується, що Cond = true, коли вміст регістра R5 ненульовий, або Cond = false, якщо регістр R5 містить нуль. Фізично Cond є однобітним регістром у складі вузла Zero?

Звернемо увагу на те, що зараз сформовано лише значення двох необхідних елемен­ тів виконання умовного переходу, а саме: однобітний код умови Cond та цільова адре­ са переходу, яка тимчасово зберігається у службовому вихідному регістрі A L U , тобто в ALUoutput. Безпосереднє виконання умовного переходу, що полягає в природній (за чергою) чи неприродній (коли виконують стрибок до цільової адреси) зміні вмісту про­ грамного лічильника PC, виконується на наступній фазі.

4.2.4.4. Фаза звернення до пам'яті та завершення умовного переходу

Звернення до пам'яті.

В рамках фази звернення до пам'яті M E M виконуються наступні мікродії: L M D = D M [ALUoutput];

DM [ALUoutput] = В.

Звернення до пам'яті застосовується в командах завантаження (наприклад, LW R6, 112(R3)) та в командах збереження (наприклад, SW 112(R3),R6).

Перша мікродія виконується тільки у випадку команди Load (завантаження). Тут за допомогою попередньо розрахованої адреси пам'яті даних, яка тимчасово зберігається у службовому регістрі ALUoutput, здійснюється доступ до пам'яті, що і позначено за­ писом D M [ALUoutput].

Фізично з пам'яті завжди зчитується 32 біти (або навіть цілі пакети з 32-х бітових структурних одиниць). Отриманий з пам'яті даних бінарний код тимчасово завантажу-

150

ється до ще одного службового регістра L M D (Load Memory Data). І тільки на наступній фазі W B , яка поки що не розглядалася, зчитаний код пересилається з регістра L M D до конкретної комірки (в нашому прикладі - це комірка з адресою R6) регістрового файла.

Друга мікродія реалізується лише при виконанні команди Store (збереження). Тут до комірки пам'яті даних за адресою, що зберігається в службовому регістрі ALUoutput = (R3) + 112, засилається вміст службового регістра В. При цьому (в наведеному прикладі) для команди SW має місце тотожність (B)=(R6).

Умовний перехід.

Виконується наступна мікродія:

if (condition) PC = ALUoutput else PC = N P C .

Здійснюється природна (cond=0) або неприродна (cond =1) заміна вмісту програм­ ного лічильника PC з метою реалізації наступної за умовним переходом команди.

4.2.4.5. Фаза зворотного запису

На цій, вже останній фазі виконання команди, у разі потреби результат, що отримано на попередніх фазах, записується до деякої комірки RX регістрового файла. Наприклад, в R1, якщо поточною є команда A D D R1,R2,R3, або в R6 для команди LW R6,#112(R3). Тому вона і має назву зворотного запису (write/back - WB) .

Потрібно звернути увагу, що на цій фазі змінюється програмний стан комп'ютера. Після її виконання поновлення попереднього стану є неможливим.

Команди виконання операції арифметико-логічного пристрою типу "регістр-ре- гістр".

Виконується наступна мікродія:

Regs[IR] 6 J = ALUoutput.

Мікродія зберігає результат операції A L U в регістрі призначення (наприклад, в ре­ гістрі R1 на прикладі команди A D D ) . Зрозуміло, що біти 16...20 відповідного формату команди містять бінарний номер регістра призначення.

Команди виконання операції арифметико-логічного пристрою типу "регістр-без- посередній операнд".

Виконується наступна мікродія:

Regs[IRH 1 5 ]= ALUoutput.

Ця мікродія також зберігає результат операції, наприклад, SUB R5, R4, #1002, в ко­ мірці R5 регістрового файла.

Команда завантаження.

Прикладом команди завантаження є команда LW R6,112(R3). Виконується наступна мікродія:

Regs[IR1 1 __1 5 ] = L M D .

Наведена мікрокоманда надсилає до комірки R6 регістрового файла вміст комірки пам'яті даних за адресою 112 + (R3), яке на попередніх фазах вже було вибране з пам'яті і тимчасово зберігалося в службовому регістрі L M D . На цьому опис мікродій керування роботою комп'ютера D L X завершено. В табл. 4.1. наведено приклади алгоритмів вико­ нання команд в комп'ютері D L X .

Пояснимо на прикладі синтаксис запису алгоритмів виконання окремих машинних команд комп'ютера DLX (див. таблицю 4.1). Розглянемо запис:

г а д і Ш ] ^ 3 = 1 6 ( П М [ К е 8 5 [ К 8 ] ] 0 )8 ## ВМ [ адяв]].

Запис означає наступне. Оновлюють лише 16 молодших (правих) бітів регістра Ш 9 .

лівий байт утворюється восьмиразовим повторюванням нульового (старшого) розряду щойно згаданого правого байта. Парою символів ## позначено операцію конкатенації (зчеплення) двох байтів до двобайтового півслова. Наведеного таблицею 4.1 достатньо, аби синтезувати неподані алгоритми виконання інших команд комп'ютера ПЬХ.

4 . 2 . 5 . Конвеєрна структура процесора комп'ютера з простою

системою команд

4.2.5.1. Конвеєрний процесор

Конвеєрну структуру процесора комп'ютера з простою системою команд розгляне­ мо на прикладі вище описаного комп'ютера ВІХ. Вище виконання типової команди в комп'ютері ОЬХ було розділено на наступні фази: