1.1 Основные понятия алгебры логики

Закон исключенного третьего

Если х ≠ 1, то х = 0, если х ≠ 0, то х = 1.

Логическая функция у = f(х1,х2,...,хn) задана, когда каждому набору х однозначно сопоставляется у. Количество функций, образуемых n переменными равно:

Если n = 1, то => N = 4:

у1 = 0,

у2 = 1,

у3 = х,

у4 = /х.

Для двух переменных n = 2 и N= 16.

В таблице 1 приведены некоторые из возможных функций при n=2.

х1 х2 у1 у2 у3 у4

0 0 0 0 1 0

0 1 1 0 1 1

1 0 1 0 1 1

1 1 1 1 0 0

Таблица 1 Логические функции двух переменных

Элементарные логические функции

1) Конъюнкция (операция "и", логическое умножение). Конъюнкция нескольких переменных равна 1 лишь тогда, когда все переменные равны 1.Конъюнкция обозначается в виде произведения у = х1·х2, или у = х1х2, или у = х1Λх2. Обозначение элемента в схеме приведено на рис 2-1.

Рис.2-1 Конъюнктор

Таблица соответствия для конъюнкции

х1 х2 у=х1·х2

0 0 0

0 1 0

1 0 0

1 1 1

Таблица 2 Конъюнкция

2) Дизъюнкция (операция "или", логическое сложение). Дизъюнкция нескольких переменных равна 1, если хотя бы одна из переменных равна 1. Дизъюнкция обозначается в виде суммы: у = х1+х2, или у = х1Vх2. Обозначение элемента в схеме приведено на рис.2-2.

Рис.2-2Дизъюнктор

Таблица соответствия для дизъюнкции

х1 х2 у=х1+х2

0 0 0

0 1 1

1 0 1

1 1 1

Таблица 3 Дизъюнкция

3) Инверсия (операция "не", логическое отрицание). Обозначение элемента в схеме приведено на рис 2-3.

Рис.2-3

Таблица соответствия для инверсии

х у=

0 1

1 0

Возможны комбинированные операции. Примеры элементов,выполняющих такие действия приведены на рис.2-4.

Рис. 2-4 Комбинированные логические элементы

4) Исключающее "или" – функция равна 1,когда только одна переменная равна 1. Обозначается значком

5) Сумма по модулю 2 - функция равна 1,когда нечетное число переменных равно 1, функция равна 0, когда четное число переменных равно 1. Функция обозначается: в виде у = Σmod2 = х1х2...хn. Для двух переменных Σmod2 совпадает с функцией исключающее "или". Для трех переменных в таблице 4 приведены данные для функций "исключающее или" и "сумма по модулю 2". Они уже неполностью совпадают.

х1 х2 х3 у1=х1х2х3 у2=х1х2х3

0 0 0 0 0

0 0 1 1 1

0 1 0 1 1

0 1 1 0 0

1 0 0 1 1

1 0 1 0 0

1 1 0 0 0

1 1 1 0 1 !!!

Таблица 4 Сравнение функций

Система логических функций называется функционально полной, если используя только эти функции можно реализовать любые другие. Функционально полными являются системы:

1) "и", "или", "не";

2) "и", "не";

3) "или", "не".

Порядок выполнения логических операций: "не","и","или" (если нет скобок).

1.2 Аксиомы алгебры логики

х+0=х х×0=0 х0=х

х+1=1 х×1=х х1=х

х+х=х х×х=х хх=0

х+х=1 х×х=0 хх=1

Их можно проверить подставляя вместо х 0 или 1.

1.3 Правила Де-Моргана

Правила Де-Моргана позволяют переходить от конъюнкции к дизъюнкции и наоборот.

В предыдущей строке показана типичная ошибка, когда полагают, что произведение инверсий равно инверсии произведения этих же переменных.

Закон поглощения

х1+х1×х2 = х1(1+х2) = х1×1 = х1х1 "поглощает" х2

1.4 Минимизация логических функций.

1.4.1 Минимизация путем алгебраических преобразований

Пусть функция задана в виде таблицы

х1 х2 х3 y

0 0 1 1

0 1 1 1

1 1 1 1

Каждая строка таблицы представляет собой конъюнкцию переменных. Если значение переменной в данной строке равно 0, то переменная берется с инверсией {глава 1.1}.

Реализация полученного выражения с помощью элементов "2и-не":

Рис.2-5 Реализация функции,заданной таблицей

1.4.2 Минимизация с помощью диаграмм Карно

Правило построения диаграммы Карно

Для n переменных заполняется прямоугольная таблица, содержащая 2n клеток так, чтобы в соседних клетках конъюнкции отличались не более, чем одним сомножителем.

Если минимизируемая функция при данном наборе переменных равна 1, то в соответствующую клетку ставится 1 (нули можно не ставить). В прямоугольной таблице единицы обводятся контурами и записывается функция в виде суммы произведений,описывающих контуры. Число клеток внутри контура 2к (1,2,4,8...).

Следует покрыть все единицы возможно меньшим числом возможно более крупных блоков. Каждому блоку сопоставляется конъюнкция, записываемая следующим образом:

1) Если блок целиком лежит в единичной области переменной хi, то она включается в конъюнкцию без инверсии, если в нулевой области, то с инверсией.

2) Если блок делится точно пополам между нулевой и единичной областями хi, то хi в конъюнкцию не включается (склеивание по хi).

Других расположений правильно выбранного блока быть не может.

Например:

а) для двух переменных, заданных таблицей

б) для трех переменных:

2 Логические интегральные схемы

2.1 Представление логических переменных в электронной аппаратуре

Большинство цифровых микросхем относятся к потенциальным микросхемам, в которых сигнал на их входе представляется высоким или низким уровнем напряжения. Этим уровням соответствуют логические значения 1 и 0. Существуют два способа представления логических переменных:

1. Высокий уровень напряжения - 1, низкий - 0 (положительная логика).

2. Высокий уровень напряжения - 0, низкий - 1 (отрицательная логика).

Логические операции, выполняемые микросхемами, обычно указывают для положительной логики.

2.2 Базовые логические элементы

Разработкой каждой серии цифровых ИС начинается с базового логического элемента. Так называют элемент, который лежит в основе всех микросхем серии: комбинационных(логических), триггеров, счетчиков и др. Как правило, базовые логические элементы выполняют операции "И-НЕ" либо "ИЛИ-НЕ" {глава 1.1}. Принцип построения базового элемента, способ управления его работой, напряжение питания и другие параметры являются определяющими для всех ИС данной серии. Широко распространены ИС, построенные на базовых элементах транзисторно-транзисторной логики (ТТЛ)

2.2.1 Технология ТТЛ

Базовый элемент ТТЛ (рис. 2-6) строится на основе многоэмиттерного транзистора {модуль 1 глава 1.5.1} VT1, обеспечивающего коньюнкцию входных сигналов Xi, и сложного инвертора на транзисторах VT2-:VT4, выполняющего операцию "НЕ".

Когда на все входы Xi многоэмиттерного транзистора поданы сигналы 1 (высокий потенциал, сравнимый с +E), все его эмиттерные переходы закрыты. Ток от источника через резистор R1 и коллекторный переход VT1 поступает на базу VT2. Транзистор VT2 открывается до насыщения и открывает VT4 также до насыщения. Транзистор VT3 в это время закрыт, поскольку напряжение на коллекторе открытого транзистора VT2 мало. Диод VD служит для повышения порога открывания транзистора VT3.

Рис.2-6 Базовый элемент ТТЛ

Таким образом, рассмотренный элемент ТТЛ выполняет логическую операцию "И-НЕ" ().

Для ограничения тока через открытый транзистор VT3 при случайном коротком замыкании выхода элемента включен резистор R4.

В состав некоторых серий цифровых ИС ТТЛ входят логические элементы без коллекторной нагрузки выходного транзистора VT4 - элементы с "открытым" коллектором. Они предназначены для работы с внешней нагрузкой в виде индикаторных приборов, светодиодов и т.д.

Если какие либо из входов многоэмиттерного транзистора никуда не подключены, то это воспринимается элементом как подача на эти входы 1, так как тока в цепи неподключенного эмиттера нет.Поэтому, например, элементы "И-НЕ" ("ИЛИ-НЕ") {глава 1.1} можно использовать как простые инверторы, подавая инвертируемый сигнал на один из входов "И-НЕ" или же соединяя все входы вместе. В схеме "И-НЕ" сигнал можно подавать только на один из входов, оставляя остальные неподключенными (рис.2-7).

Рис.2-7 Использование элементов "и-не’,’или-не’ как инверторов

Вход ИС транзистор-транзисторной логики(ТТЛ) реализуется с помощью многоэмиттерного транзистора.

Рис.2-8 Многоэмиттерный транзистор

При подаче хотя бы на один из эмиттеров уровня "0", ток из выходной цепи Rн переключается во входную цепь и на выходе устанавливается "0". Если на все входы подать уровень "1", тогда во входной цепи тока не будет, он пойдет через Rн и на выходе будет "1". Данная схема выполняет операцию "и". Если на входы ничего не подавать, то тока во входной цепи также не будет и на выходе появится "висячая 1". При соединении многоэмиттерного транзистора и сложного инвертора образуется элемент "И-НЕ".

Пути повышения быстродействия ТТЛ схем

1) Нелинейная обратная связь (НОС)

Рис.2-9 НОС с помощью диода

При подаче на вход напряжения единичного уровня транзистор открывается и напряжение на выходе начинает падать. В какой-то момент потенциал φа < φb, следовательно VD открывается и дальнейшего насыщения не происходит. Поэтому при подаче Uвх=0 транзистор закрывается значительно быстрее.

2) Применение диодов и транзисторов Шоттки.

ДШ – диод {модуль1 глава 1.3} Шоттки (диод на горячих носителях).

Рис.2-10 Условное обозначение и характеристика диода Шоттки

В них выпрямительный контакт расположен на границе между металлом и полупроводником, а носители зарядов и в полупроводниках, и в металле – электроны. Неосновных носителей нет. Соединение ДШ + транзистор образуют транзистор Шоттки (555 серия).

2.2.2 Технология КМОП

В качестве инверторов можно использовать МОП транзисторы {модуль 1 глава 1.5.5}, но р- и n-канальные цифровые элементы оказались непрактичными как базовые для массовых микросхем прежде всего из-за низкого быстродействия. Действительно, при Rс=100кОм и емкости нагрузки Сн=30 пФ время отключения составит t1,0= 2,2RcCн= 6,6 мкс,что соответствует максимальной частоте входных импульсов 150 кГц.

Увеличить быстродействие на порядок позволяет последовательное (столбиком) соединение р и n-канальных МОП-транзисторов. Тогда резистор Rc в схеме не нужен, а заряд и разряд паразитных нагрузочных емкостей будет происходить через относительно небольшие сопротивления р- и n-каналов.

С помощью металлизации поверхности кристалла элементы структуры соединяются в схему инвертора DD1 (рис.2-11). К затворам присоединен защитный стабилитрон {модуль 1 глава 1.4} VD1, без него вход инвертора будет пробит статическим электричеством.

Цифровые микросхемы должны быть крайне устойчивы к таким явлениям, как пробои от статического или наведенного от силовых сетей электричества. Прежде всего защита гарантируется их структурой. На рис. 2-11 показана полная эквивалентная схема инвертора КМОП. Стоковое напряжение (плюс источника питания) подключается на n-подложку.

Рис.2-11 Упрощенная и полная схемы инвертора на КМОП транзисторах

Конденсатор С символизирует входную емкость инвертора. Как правило, она составляет от 5 до 15 пф. Диоды VD1 – VD3 защищают изоляцию затвора от пробоя. Диод VD1 имеет пробивное напряжение 25 В, VD2 и VDЗ-50 В. Последовательный резистор R=200 Ом... 2 кОм не позволяет скачку тока короткого замыкания передаваться в незаряженную входную емкость С. Тем самым защищается выход предыдущего (управляющего) инвертора от импульсной перегрузки. Диоды VD4-VD5 защищают выход инвертора от пробоя между n+ и p+ областями. Диод VD6 защищает канал от ошибочной перемены полярности питания.

2.2.3 Эсл технология

Цифровые микросхемы эмиттерно-связанной логики (ЭСЛ) имеют наибольшее быстродействие, достигшее в настоящее время субнаносекундного диапазона. Особенность ЭСЛ в том, что схема логического элемента строится на основе интегрального дифференциального усилителя (ДУ), транзисторы которого могут переключать ток и при этом никогда не попадают в режим насыщения. Поэтому такие схемы самые быстродействующие.

Рис.2-12 Схема элемента ЭСЛ

На рис.2-12а показана основа логического элемента DD1 - переключатель тока I0. Если входным сигналом Uвх открыть транзистор VТ1, через него потечет весь ток I0, вытекающий из общей точки связанных эмиттеров Э. На коллекторе транзистора VТ1 окажется напряжение низкого уровня. В этот момент транзистор VТ2 тока не имеет, он вынужденно находится в состоянии отсечки. На его коллекторе присутствует напряжение высокого уровня.

Наличие генератора стабильного тока (ГСТ) принципиально, с его помощью строго фиксируются выходные логические уровни.

В отличие от аналоговых применений дифференциального усилителя, когда стремятся использовать разность напряжений Uвых между коллекторами, цифровая микросхема, переключающая ток I0, снабжается двумя инверсными выходами логических уровней, где выделяются напряжения высокого и низкого уровней.

На рис. 2-12б показан простейший одновходовый элемент ЭСЛ. Новым в развитии элемента DD1 (рис. 2-12а) здесь является источник опорного напряжения Uоп. Это напряжение фиксирует порог срабатывания переключателя тока. Тем самым дифференциальный усилитель превращается в логический элемент. У него теперь два состояния выходов, которые переключаются лишь при условиях: Uвх>Uоп или Uвх<Uоп. Однако при проектировании ЭСЛ ставилась задача: получить сверхскоростную логику. В схеме (рис.2-12б) этого достичь нельзя, так как выходное сопротивление выходов Q и Q велико, оно приближается к величине Rн. Для снижения выходного сопротивления к коллекторным выходам подключаются эмиттерные повторители, работающие в линейном режиме. Теперь выходное сопротивление эмиттерного выхода значительно уменьшается:

Rвых=Rk/(B+1), где (В+1) - коэффициент усиления по току транзистора-эмиттерного повторителя. Эмиттерные выходы чаще делаются "открытыми", чтобы можно было их соединять в элементы "монтажное ИЛИ". Сопротивление внешнего нагрузочного резистора Rэн можно выбрать от 300 Ом до 30 кОм.

Принципиальная особенность микросхем ЭСЛ: они питаются отрицательным напряжением -Uи.п.э (то есть напряжение подается от эмиттеров), а коллекторные цепи заземляются. Этим способом повышается помехоустойчивость ЭСЛ. Ток потребления Iпот вытекает из микросхемы в источник.

2.3 Параметры цифровых интегральных схем

Kоб - коэффициент объединения по входу, определяет число входов данной микросхемы, по которым реализуется логическая функция; Uп - допустимое напряжение статической помехи, определяется как разность выходного и входного напряжений, соответствующих уровню логической 1, либо уровню логического 0. В расчет принимается меньшее из значений Uп1 = Uвых'- Uвх' и Uп0 = Uвх0 - Uвых0; Pпот.ср - средняя потребляемая мощность, определяемая выражением Pпот.ср = (Pпот0 + Pпот1)/2, где Pпот0, Pпот1 - потребляемая микросхемой мощность в состоянии соответственно 0 и 1 на входе.

Средняя потребляемая мощность тесно связана с быстродействием микросхемы: чем больше Pпот.ср, тем с большей частотой может переключаться схема.

Динамические параметры ИС

Основным динамическим усредненным параметром быстродействия ИС является среднее время задержки распространения сигнала , где - время задержки распространения сигнала при выключении микросхемы, - время задержки при включении микросхемы.

Статические параметры ИС

Uип - напряжение источника питания;

U0вх, U0вых - входное и выходное напряжение логического 0;

U1вх, U1вых - входное и выходное напряжение логической 1;

I0вх, I0вых - входной и выходной ток логического 0;

I1вх, I1вых - входной и выходной ток логической 1;

Kраз - коэффициент разветвления по выходу, определяет число входов микросхем - нагрузок, которые можно одновременно подключить к выходу данной микросхемы.

2.4 Условные обозначения интегральных схем

Интегральные микросхемы объединены в серии. Серия состоит из совокупности различных типов ИС, имеющих одинаковое конструктивное оформление и изготавливаемых на основе одинаковых базовых элементарных схем.

Условное обозначение различных типов ИС состоит из четырех элементов. Первый элемент - цифра, указывающая на технологическую разновидность микросхемы: полупроводниковые 1, 5, 7; гибридные - 2, 4, 6, 8; прочие - 3. Второй элемент обозначает порядковый номер серии и состоит из двух цифр 00-:99. Третий индекс из двух букв определяет функциональные свойства ИС, ее назначение. Четвертый элемент - порядковый номер разработки ИС в данной серии для микросхем одного назначения. Более подробные данные об ИС приводятся в справочниках.

3 Цифровые коды

3.1 Двоичный позиционный код

В обыденной жизни применяется десятичная система счисления, в которой используется 10 цифр от 0 до 9 и число представлено как сумма степеней числа 10. Например, число 1407 представляет сокращенную запись суммы 1*103+4*102+0*101+7*100. В цифровой электронике чаще всего используется двоичная система счисления.

Двоичная (бинарная) система основана на степенях числа 2, оперирует только с двумя символами (цифрами): 0 и 1. Двоичная цифра (символ 0 и 1) является единичной элементарной информацией, которая называется битом. Биты объединяются в слова определенной длины, слово длиною в 8 бит называется байтом. В настоящее время наиболее распространены системы с байтовой организацией данных. Поскольку в двоичной системе используется два символа, она имеет основание 2 и значения, которые должны быть приписаны отдельным позициям (веса), являются степенями числа 2.

Целые числа без знака в двоичной системе счисления представляются следующим образом:

am2m+am-12m-1+....+a424+a323+a222+a121+a020, где ai=0, или 1.

Наименьшая значащая цифра (младший разряд числа) здесь расположена справа, а слева последовательно каждая цифра представляет собой более высокий разряд, более высокую степень числа 2. Например, код 1011 представляет число 1*23+0*22+1*21+1*20=8+2+1=11.

При сдвиге целого числа на одну позицию влево производится умножение на два, а при сдвиге на одну позицию вправо производится деление на 2, что обусловлено основанием этой системы счисления.

Перевод чисел из двоичной системы счисления в десятичную

Перевод выполняется путем сложения весов тех разрядов, в которых имеются единицы. Например:

Веса 27 26 25 24 23 22 21 20.

Переводимое число 1 0 0 1 1 0 1 1 = 128 + 0 + 0 + 16 + 8 + 0 + 2 + 1 = 155.

3.2 Двоично-десятичный код

Двоично-десятичный код представляет собой десятичный код, каждый разряд которого представлен четырьмя разрядами двоичного кода. Например:

4610 = 0100.01102-10; 84210 = 1000.0100.00102-10.

Он используется для выдачи информации на цифровые индикаторы. На каждый индикатор поступает четырехразрядный двоичный код и высвечивается одна из цифр десятичного кода.

3.3 Восьмеричный код

Двоичный код для представления больших чисел требует очень большого числа двоичных разрядов, состоящих из единиц и нулей. С такими кодами человеку работать затруднительно и легко возникают ошибки. Для облегчения работы двоичные коды можно представить в восьмеричной форме: каждые три разряда, начиная с младшего, записываются в виде десятичной цифры. Так как самое большое число, которое можно записать тремя двоичными разрядами равно 7 (1112=710), то восьмеричные коды записываются цифрами от 0 до 7. Например, 101.1102 = 568 ,11.1002 = 347.

3.4 Шестнадцатеричный код

Он образуется аналогично восьмеричному, но объединяются четыре разряда, начиная с младшего, и записываются в виде одного символа. Самое большое число, которое можно записать четырьмя двоичными разрядами 11112 = 1510, что составляет уже 2 десятичных цифры, а представить нужно в виде одного символа. Поэтому вводятся новые символы для представления чисел от 10 до 15. Для этого используются буквы латинского алфавита А, B, C, D, E, F.

Десятичный код - 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

Шестнадцатеричный код - 0 1 2 3 4 5 6 7 8 9 A B C D E F

Например: 1010.01112 = A716 (чаще используется обозначение A7H), 11.0111.01012 = 375H, 1111.1011.10012 = FB9H.

Шестнадцатеричный код чаще всего используется для общения человека и ЭВМ на уровне кодов.

3.5 Код Грея

Рассмотренные выше коды называются позиционными, так как вес каждого разряда определяется его положением (позицией ) в рассматриваемом коде. Так в двоичном позиционном коде 1 в крайнем правом разряде представляет число 20, в следующем разряде - 21 и т.д. Поэтому двоичный позиционный код еще называют кодом 8421. В цифровых датчиках применение этого кода может привести к большим ошибкам. В цифровых датчиках перемещения или угла поворота единица изображается отверстием в маске, через которое проходит световой луч, а ноль изображается непрозрачным участком маски.

"10" "2" Код Грея

0 0000 0000

1 0001 0001

2 0010 0011

3 0011 0010

4 0100 0110

5 0101 0111

6 0110 0101

7 0111 0100

8 1000 1100

9 1001 1101

10 1010 1111

11 1011 1110

12 1100 1010

13 1101 1011

14 1110 1001

15 1111 1000

Таблица 5 Сравнение двоичного кода и кода Грея

Если пользоваться двоичным, то при перемещении маски, например, из положения 0111 в положение 1000 из-за неодновременной смены трех "1" на три "0" могут кратковременно возникнуть коды 1100, 1010, 1101 и т.д., которые значительно отличаются как от предыдущего, так и от последующего значения и погрешность становится непредсказуемой. Все проблемы снимаются при использовании кода Грея, в котором при увеличении кода на 1 каждый раз изменяется только один из разрядов. Код Грея используется только для снятия информации с датчика. Для дальнейшей обработки информации код Грея переводится в двоичный позиционный по следующему алгоритму:

Каждый i-й, считая с левого старшего, разряд двоичного позиционного кода любого числа равен сумме по модулю 2 i-го и всех более левых разрядов этого числа, представленного кодом Грея.

4 Арифметические операции над двоичными кодами

4.1 Сложение

Сложение двоичных кодов производится побитно на основе следующих соотношений: 0+0=0; 0+1=1; 1+0=1; 1+1=0 и 1 - в перенос (в результате 10).

Например:

1 перенос 111 переносы

+9 +1001 +7 +0111

5 0101 1 0001

14 1110 8 1000

4.2 Вычитание

Это действие можно выполнять так же как и в десятичных кодах, занимая 1 старшего разряда (производить заем):

1 заем

- 10 -1010

5 0101

5 0101

Но для многоразрядных кодов процедура очень осложняется, когда приходится занимать не из соседнего старшего разряда, а из более старших разрядов. Поэтому в цифровой технике вводится понятие дополнительного кода, который позволяет совершенно одинаково выполнять операции сложения и вычитания. Для указания знака кода используется самый старший его разряд. В положительном коде старший разряд равен нулю, а в отрицательном – единице. Дополнительный код положительного числа совпадает с его прямым (обычным) кодом. Дополнительный код отрицательного числа получается путем инверсии прямого кода и добавления к результату единицы.

Например: прямой и дополнительный код числа +5 равен 0101, дополнительный код числа –5 равен +1 = 1010+1 = 1011.

Старший разряд "1" указывает, что код представляет отрицательное число. Код называется дополнительным потому, что он дополняет n-разрядный прямой код до значения 2n. В приведенном примере 0101+1011 = 100002 = 24.

Имеется другой способ определения дополнительного кода, несколько быстрее приводящий к цели. Разряды прямого кода переписываются справа налево, начиная с младшего разряда D0 до первой встретившейся 1, остальные разряды инвертируются.

Например 10110пр = 01010доп.

Вычитание двоичных кодов сводится к сложению положительных и отрицательных кодов и выполняется как сложение их дополнительных кодов. При выполнении этой операции очень важно проследить чтобы результат действия над кодами не исказил знаковый разряд. Поэтому должен быть определенный запас нулевых разрядов, расположенных после знакового разряда. В нижеприведённых примерах операнды занимают всего 4 разряда, но будем использовать восьмиразрядные коды.

Рассмотрим различные ситуации при вычитании.

1) Вычислим в двоичных кодах результат операции 7-5 = 7+(-5).

Определим дополнительный код –5 = -00000101пр = 11111011доп.

Тогда 710-510 = 00000111доп+11111011доп = 1.00000010доп = 00000010пр = 210

Возникший перенос 1 в разряд D8 отбрасывается. Знаковый разряд D7 = 0, поэтому результат – положительное число 2, у которого прямой код такой же, как и дополнительный.

2) Определим результат операции 510-710 = 00000101пр-00000111пр = 00000101доп+11111001доп = 11111110доп = -00000010пр=-210

Здесь D7 = 1, результат отрицательный, поэтому дополнительный код переводится в прямой. Это выполняется по тому же правилу, что и перевод прямого кода в дополнительный.

3) Найдём –510-710 = 11111011доп+11111001доп=1.11110100доп = -00001100пр = -1210.

4.3 Умножение

Операция выполняется также как и для десятичных кодов: множимое умножается на каждый разряд множителя и результаты складываются со сдвигом. Можно умножать, начиная с младших разрядов со сдвигом влево, или со старших со сдвигом вправо.

610* 710 111 111

*110 *110

000 111

111 111

*111 * 000

1010102 = 4210 101010

Числа со знаком умножаются в прямом коде, а знак определяется как сумма по модулю 2 знаковых разрядов.

4.4 Деление

Выполняется как вычитание со сдвигом. Например:

18:6 = 3 22:4 = 5,5

10010 : 110 10110 : 100

- 110 11 - 100 101,1

110 110

- 110 - 100

000 10,0

- 100

000

Здесь дробная часть представляет отрицательные степени числа 2.

Например: степени 2 2 1 0 -1 -2

Код 110,11 = 4+2+0,5+0,25 = 6,75.

5 Типовые комбинационные микросхемы

5.1 Дешифраторы

Дешифратор – логический узел, осуществляющий коммутацию одного из N выходов по заданным n адресным входам. На рис 5-1 показан дешифратор 3х8 (3 адресных входа, 8 выходов). При подаче на входы а0а1а2 какого-либо кода на выходе с номером определенным адресным кодом появляется 1, а на остальных выходах - 0. Дешифратор используется для выбора (коммутации) одного из блоков цифрового устройства.

Рис 5-1 Дешифратор

Если число выходов N < 2n, то дешифратор называется неполным.

При стробсигнале √ = 0 все выходы обнулены.

Двухъярусная схема

При большом числе выходов применяются двухъярусные схемы с использованием стробирующих входов. Если имеется k – разрядный дешифратор, то для n > k потребуется 2n-k+1 дешифраторов.

Например, требуется построить дешифратор 4х16 используя дешифраторы 2х4. В этом случае n = 4, а k = 2, и потребуется 24-2+1 = 5 дешифраторов.

Рис.5-2 Двухярусный дешифратор