
- •Лабораторная работа №1 «Исследование работы регистра сдвига» Краткие теоретические сведения. Цифровой логический уровень.
- •Постановка задачи Базовое задание
- •Задание повышенной сложности
- •Рекомендации к выполнению
- •Лабораторная работа №2 «Моделирование работы буфера данных»
- •Классификация полупроводниковых зу по способу доступа к данным и хранению.
- •Краткая характеристика памяти
- •Память fifo
- •Описание лабораторной работы
- •Постановка задачи Базовое задание
- •Рекомендации к выполнению
- •Лабораторная работа №3 «Моделирование кэш-памяти» Описание лабораторной работы
- •Постановка задачи
- •Рекомендации к выполнению
- •Блок микропрограммного управления
- •Блок-схема блока микропрограммного управления (см. Рис. 4.5.)
- •Блок управления с жесткой логикой
- •Лабораторная работа№4а «Моделирование блока управления с микропрограммным управлением» Описание лабораторной работы
- •Рекомендации к выполнению
- •Лабораторная работа №4б «Моделирование блока управления с жесткой логикой»
- •5.Индивидуальные домашние задания
- •5.1. Индивидуальное домашнее задание №1 «Комбинационные многовходовые схемы»
- •Варианты заданий
- •Рекомендации к выполнению
- •5.2.Индивидуальное домашнее задание №2 «Проектирование модуля памяти» Описание домашнего задания
- •Назначение выводов микросхем к155ру5 и к155ру7 Таблица 5.2.1 .
- •Варианты заданийТаблица 5.2.2
- •Методика проектирования модуля памяти
- •6.Курсовое проектирование Список тем курсовых проектов
- •6.1.Память эвм
- •6.1.1.Модуль памяти с блоком ключей защиты
- •6.1.2.Модуль памяти с буфером fifo для записи сбойных адресов, в которых были обнаружены одиночные ошибки блоком контроля с использованием кода Хемминга для их обнаружения в считываемых данных.
- •6.1.3.Модуль памяти с блоком контроля количества обращений к страницам памяти и заменой содержимого страницы с наименьшим количеством обращений (операций чтения) при операции записи в модуль.
- •6.1.4.Модуль памяти с блоком контроля последовательности обращений к адресам памяти в группе заранее указанных адресов.
- •6.2.Процессор
- •6.2.1.Устройство управления объектом, обходящим препятствия.
- •6.2.2.Устройство управления движением объекта на плоскости с контролем за движения его на табло, собранным на сдвиговых регистрах.
- •6.2.3.Анализатор формы сигнала.
- •6.2.4.Универсальный информационный конвейер.
- •6.3.Система ввода-вывода
- •6.3.1.Устройство сбора информации с датчиков и ее обработки.
- •6.3.2.Шифровальное устройство.
- •6.3.3.Электронный коммутатор на четыре направления.
- •Приложение 1. П1 .1. Перечень тем рефератов
- •П1.2. Перечень тем семинаров
- •П1.3. Перечень вопросов к зачету
- •П1.4. Перечень вопросов к экзамену Вводная часть
- •Запоминающие устройства эвм
- •Процессор
- •Система прерываний
- •Организация ввода-вывода
- •Организация мультипрограммного режима эвм
- •Многопроцессорные системы
- •Приложение 2.Справочные данные по микросхемам серии ттл к155 п2.1. Микросхема 2d триггера к155тм2
- •П2.2.Микросхема счетчик двоичный реверсивный к155е7
- •П2.3.Микросхема памяти к155ру2.
- •П2.4.Микросхема зу регистровое на 16 бит к155рп1
- •П2.5.Микросхема регистр сдвига 8- разрядный к155ир13
- •П2.6. Микросхема алу к155ип3
- •Рекомендуемая литература
- •Дополнительная литература
- •Содержание
П2.4.Микросхема зу регистровое на 16 бит к155рп1
Схема К155РП1 представляет собой 16-битное регистровое запоминающее устройство (ЗУ). Функциональная схема регистра представлена на рис.П2.4.-1.
Схема имеет четыре информационных входа D1-D4, адресные входа записи информации W1,W2, вход разрешения записи Vw , адресные входы считывания информации R1, R2, вход управления считыванием VR и четыре выхода каждого разряда 1,2,4,8.
Четыре информационных входа D1-D4 используются для записи 4-разрядного слова. Всего в ЗУ можно записать четыре 4-разрядных.слова.
Код на входах W1 и W2 определяет адрес выбранного 4-разрядного слова, а вход Vw дает разрешение на запись этого слова.
Когда вход разрешения записи Vw находится в состоянии логической "I", передача информации запрещена и сигналы на входах D не могут изменить состояние триггеров. Запись информации осуществляется в соответствии с табл.П2.4-1.
Таблица П2.4.-1
W1 |
W2 |
Vw |
Номер слова | |||
0 |
I |
2 |
3 | |||
0 |
0 |
0 |
А0=D* |
Н |
Н |
Н |
I |
0 |
0 |
Н |
А1=D* |
Н |
Н |
0 |
I |
0 |
Н |
Н |
А2= D* |
Н |
I |
I |
0 |
Н |
Н |
Н |
А3= D* |
X |
X |
I |
Н |
Н |
Н |
Н |
Примечание. D* - информация с соответствующих информационных входов заносится во все четыре разряда данного слова.
Для считывания информации из ЗУ вход разрешения считывания VR должен находиться в состоянии логического "0". При этом на выход ЗУ выдается одно из четырех слов, адресу которого соответствует код на входах R1, R2.
Считывание информации осуществляется в соответствии с табл.7.5.4.-2.
Таблица П2.4.-2
R1
|
R2
|
VR
|
Выход | |||
I |
2 |
4 |
8 | |||
0 |
0 |
0 |
А0В1* |
А0В2 |
А0В3 |
А0В4 |
I |
0 |
0 |
А1В1 |
А1В2 |
А1В3 |
А1В4 |
0 |
I |
0 |
А2В1 |
А2В2 |
А2В3 |
А2В4 |
I |
I |
0 |
А3В1 |
А3В2 |
А3В3 |
А3В4 |
X |
X |
I |
I |
I |
I |
I |
Примечание. * А0В1 - содержимое 1-го разряда нулевого слога.
Так как для записи и считывания используются различные декодирующие устройства, можно производить запись и считывание одновременно в различных ячейках.
Временные соотношения входных и выходных импульсов представлены на рис.П2.4.-2.
Выходные каскады регистра построены на мощных транзисторах с открытым коллектором, благодаря чему можно соединить соответствующие выходы нескольких регистров для организации регистрового ЗУ емкостью до 1024 бит.
На рис. показан принцип П2.4.-3 организации буферной памяти на 16 слов с использованием регистровых ЗУ.
Рис.П2.4.-1. Функциональная схема
Рис.П2.4.-2. Временные соотношения входных и выходных импульсов
Рис.П2.4.-3. Организация буферной памяти