Многопроцессорные системы

Классификация компьютеров параллельного действия по Флину, архитектуры и разновидность компьютеров класса S.I.M.D.. векторные и матричные процессоры. Механизмы для управления функционированием мультипроцессорной системы с общей шиной в INTEL архитектуре. Мультипроцессоры класса U.M.A. , мультипроцессорная система S.M.P. с шинной организации. Способ решения проблемы когерентности системной памяти и кэшей в S.M.P. протокол M.E.S.I. Не однородные мультипроцессорные системы, протокол, поддерживающий когерентность кэшей в таких системах, рассмотреть на примере архитектуры N.U.M.A.-Q. Блок схема локального A.P.I.C. назначение и работа основных узлов. Аппаратно программные средства контроля когерентности основной и кэш памяти в многопроцессорных системах. Префиксация как средство разрешения конфликтов по использованию основной памяти в многопроцессорных системах класса S.M.P. в Z архитектуре. Мультикомпьютер. Архитектура мультикомпьютера принципиальное отличие мультикомпьютеров от мультипроцессоров. Особенности организации мультипроцессорных систем с использованием мейнфреймов с Z архитектурой. Понятие логической партиции. Использование сетевых технологий при организации внутри процессорных и межпроцессорных соединениях. Аппаратные средства повышения надежности работы вычислительных систем.

Приложение 2.Справочные данные по микросхемам серии ттл к155 п2.1. Микросхема 2d триггера к155тм2

Рис.П2.1. Схема функциональная.

П2.2.Микросхема счетчик двоичный реверсивный к155е7

На выходе прямого переноса Р₊ импульс отрицательной полярности формируется при переполнении счетчика, т.е. при появлении в нем максимального числа 15 и при условии, что тактирующий импульс, поданный на вход +I, находится на уровне логического "0". На выходе обратного переноса Р_- импульс формируется при появлении на выходах всех разрядов счетчика логического "0" и когда тактирующий импульс, поданный на вход -I, находится в состоянии логического "0". Длительность импульсов на выходах Р₊ и Р_- равна длительности отрицательного импульса на счетном входе. Временные, диаграммы работы счетчика в режиме суммирования и вычитания приведены соответст­венно на рис.П2.2-2 и П2.2.-3.

Каскадное соединение счетчиков образуется соединением выхода прямого переноса Р₊ со счетным входом + I следующего счетчика, а также соединением выхода обратного пе­реноса Р_- со счетным входом – I следующего счетчика. .

Временные соотношения входных и выходных импульсов приведены на рис.П2.2.-4.

Схема может быть использована во многих устройствах, когда первоначальное число должно быть занесено в счетчик и многократно просчитано.

Рис. П2.2.-1 Схема функциональная

Рис.П2.2-2. Временная диаграмма работы счетчика^-в режиме суммирования

Рис.П2.2.-3. Временная диаграмма работы счетчика в режиме вычитания

Рис. П2.2.-4. Временные соотношения входных и выходных сигналов.

П2.3.Микросхема памяти к155ру2.

Схема КI55РУ2 представляет собой 4-разрядное ЗУ емкостью 64 бита со считыванием­ без разрушения информации. Функциональная схема, приведенная на рис.7.5.3.-1, содержит ТТЛ-матрицу из 64 триггеров, четыре усилителя записи, четыре усилителя считывания и дешифратор на входе для выбора адреса ячейки памяти.

Схема имеет четыре входа для выбора адреса АI-А4, вход строба выборки адреса V четыре входа для записи информации D1-D4, строб записи W, а также четыре выхода I-4 с каждого разряда.

Ячейка памяти построена по тому же принципу, что и в схеме КI55РУТ. Адрес ячейки выбирается в зависимости от кодовой комбинации на адресных входах для всех разрядов одновременно в состоянии логического "0" строба выборка V . Запись информации ячейку памяти производится путем адресации требуемого слова и удержания строба записи на уровне логического "0". При этом в ячейке памяти выбранного адреса будут записываться "0" или "I" в зависимости от состоянии информационных входов. Проводящее состояние триггера соответствует уровню логической "I" на информационном входе (запись "I").

Считывание записанной "I" осуществляется в момент подачи на строб записи W уровня логической "I", удержания строба выборки V на уровне логического "0" и выбора требуемого адреса. При считываний "I" на выходе появляется уровень логического "0", при считывании "0" на выходе соответствующего усилителя считывания устанавливается уровень логической "I". Состояния входов и выходов схемы, обеспечивающие различные режимы ЗУ, приведены в табл.П2. 3.-1.

Примечание. В таблице для примера приведены состояния двух входов и соответст­вующих им выходов. .

режим работы	Строб выборки	Строб записи	Информационный вход		Выход
	V	W	D1	D2	1 1	2
Запись Передача на выход без записи Считывание Хранение	0 I 0 I	0 0 I I	0 0 Х Х	I I Х Х	I I I I	0 0 0 I

Таблица П2.3.-1

Формы сигналов на выходах и входах схемы, а также временные соотношения между ними для режимов записи и считывания приведены на рис.П2.3.-2.

При считывании информации память не разрушается и может быть считана многократно с подачей уровня логической "I" на вход строба записи W и уровня логического "0" на вход строба выборки V . Информация не сохраняется при выключении электропитания.

Выходы усилителей считывания являются выходами с открытым коллектором, которые позволяют при наращивании емкости памяти объединять выходы с помощью схемы МОНТАЖНОЕ ИЛИ.

Величина нагрузочного регистра R, подключаемого к выходу усилителя считывания, должна выбираться в зависимости от количества нагрузок и объединений по выходам.:

Например, если нагрузкой усилителя считывания является одна ИМС серии К155, то нагрузочный резистор, равный 442 Ом, обеспечит достаточный высокий уровень при 292 объединениях выходов схем памяти. При этом емкость памяти составит 4672 слова.

Рис.П2.3.-1. Схема функциональная

Рис.П2.3.-2. Временные соотношения входных и выходных сигналов ЗУ в режимах, записи и считывания