Добавил:
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:

Курсовой проект

.doc
Скачиваний:
24
Добавлен:
05.04.2013
Размер:
33.28 Кб
Скачать

Задание на курсовой проект.

  1. Разработать на языке Verilog HDL описание модели устройства согласно заданному варианту

  2. Разработать на языке Verilog HDL тест, подтверждающий правильность функционирования устройства

Общая схема устройства одинакова для всех вариантов.

Данные считаны

Все данные считываются по положительному фронту синхросигнала

На вход устройства поступают n-разрядные данные. При поступлении данных сигнал DTR устанавливается в 1. Данные поступают в буфер. При попадании данных в буфер сигнал «подтверждение приема» устанавливается в 1.

Как только сигнал «данные считаны» при установленном «выход готов» устанавливается в 1, устройство устанавливает сигнал «выход готов» в 0, забирает порцию данных из буфера ( если они там есть ) , проводит над ними необходимые вычисления и подает результаты на выход по истечении задержки, указанной в задании. Сигнал «выход готов» опять устанавливается в 1.

Разрядность

Clock

Описание функции устройства

Время работы

Размер буфера ( элементов )

1

8

10

Количество единичных битов во входных данных.

50

2

2

4

15

Количество нулевых битов во входных данных.

60

3

3

8

20

Входное число в дополнительном коде.

70

4

4

4

10

Число – сумма старших двух разрядов и младших двух разрядов.

80

5

5

8

15

Число – сумма старших четырех разрядов и младших четырех разрядов.

90

6

6

4

20

Вход – десятичное число в коде 2421. Выход – его двоичный эквивалент.

100

2

7

8

10

Инвертированные входные данные

50

3

8

4

15

Количество единичных битов во входных данных.

60

4

9

8

20

Количество нулевых битов во входных данных.

70

5

10

4

10

Входное число в дополнительном коде.

80

6

11

8

15

Число – сумма старших двух разрядов и младших двух разрядов.

90

2

12

4

20

Число – сумма старших четырех разрядов и младших четырех разрядов.

100

3

13

8

10

Вход – десятичное число в коде 2421. Выход – его двоичный эквивалент.

50

4

14

4

15

Инвертированные входные данные

60

5

15

8

20

Количество единичных битов во входных данных.

70

6

16

4

10

Количество нулевых битов во входных данных.

80

2

17

8

15

Входное число в дополнительном коде.

90

3

18

4

20

Число – сумма старших двух разрядов и младших двух разрядов.

100

4

19

8

10

Число – сумма старших четырех разрядов и младших четырех разрядов.

50

5

20

4

15

Вход – десятичное число в коде 2421. Выход – его двоичный эквивалент.

60

6

21

8

20

Инвертированные входные данные

70

2

22

4

10

Количество единичных битов во входных данных.

80

3

23

8

15

Количество нулевых битов во входных данных.

90

4

24

4

20

Входное число в дополнительном коде.

100

5

25

8

10

Число – сумма старших двух разрядов и младших двух разрядов.

50

6

26

4

15

Число – сумма старших четырех разрядов и младших четырех разрядов.

60

2

27

8

20

Вход – десятичное число в коде 2421. Выход – его двоичный эквивалент.

70

3

28

4

10

Инвертированные входные данные

80

4

Примечание – у четных вариантов тип буфера – «очередь», у нечетных – «стек».

Тут вы можете оставить комментарий к выбранному абзацу или сообщить об ошибке.

Оставленные комментарии видны всем.