dsd13-gos / dsd-16=Проектирование на программируемых кристаллах / Конспекты лекций / 3

Лекция 3.

СОСТЯЗАНИЯ В ЦИС

При подаче X_i – го входного алфавита на схему автомата а затем X_j –го i- ое значение выходного алфавита Z_j не всегда определяется таблицей истинности: в схеме могут возникнуть фальшивые, ложные логические состояния, вызванные состязаниями сигналов в схемах.

Мы оперируем логическими выражениями в пропозициональной форме. Пропозициональная форма – набор символов и отношений их между собой. Любая пропозициональная форма может быть определена тремя связками: инверсия, умножение, сложение, или в символьной записи ,  (+,1)

Существует теорема: любая булева функция с более чем 2 переменными имеет состязания статического и динамического типа.

Например, функция импликации А  В = А.

А & 

В

Частный случай этой функции – тавтология, на основании которой можно строить схему формирователя сигнала.

А тавтология формирователь сигнала

А А

& 1 &

л.з.

В этой схеме возникают состязания:

А1 А2

A1&A2 → f(A1) = f(A2)

 A3 (A1,A2)&f(A3)f(A1)f(A2)

здесь  - квантор существования

 - квантор включения.

Правила анализа логических схем.

1. Пусть есть схема С1, являющаяся подсхемой С2 (С1  С2). Если мы ее сформируем так, что в ней не будет дополнительных состязаний, то и в схеме С2 не возникнут дополнительные состязания.

2. Включение инвертора в схему не приводит к дополнительным состязаниям.

3. Применение законов Де Моргана не уменьшает и не увеличивает количества состязаний в схеме.

4. Использование тождеств булевой алгебры ( ассоциативность, дистрибутивность, поглощение, идемпотентность) не увеличивает и не уменьшает числа состязаний в схеме

Различают функциональные и логические состязания в логических ЦИС.

- Функциональные состязания зависят от логической функции, реализуемой данной схемой.

- Логические состязания определяются способом реализации схемы.

Сначала рассмотрим логические состязания. Они бывают статические и динамические.

Статические состязания.

Если при изменении входного воздействия состояние на выходе имеет ложный сигнал, но в результате (в соответствии с логической функцией) не изменится – это статическое состязание:

X₁  X₂  или в общем виде X_i  X_j

Z(X₁) = Z(X₂)  - . - . Z_i  = Z_j.

На эпюрах выходного сигнала виден сигнал типа «просечка» (о – полезный сигнал), но значение логической функции сохраняется :

Z Z

Z Z

Причина логических состязаний может быть связана с

а) неэквивалентностью пути сигналов от входов к выходам

б) тактовыми особенностями входной информации, т.е. синхронизацией входных сигналов, и задержек в схеме

& & &

1

1

Состояние на выходе схемы зависит и от времени задержки и от диапазона времени:

f(t) = f(t,D),

где D – диапазон времени.

Значение логической фунции не изменяется:

Z_i

Z_j

t

(X₁) (X₂) (X₃)

Поведение схемы можно записать при помощи теории множеств. Используем символ  - квантор общности (для всех значений):

t₁ 0  t  D X₁_t1=X₂_t1+t

X₃_{t1  t t+t}X₃ = X₁

Z(X₁) = Z(X₂) = Z(X₃)

Функция не меняется

Динамические состязания. В процессе переключения в схеме должно измениться логическое состояние на выходе. Возникает зависимость от времени задержки и диапазона времени (см.выше)

Z1 Z3

Z2 Z4

- полезный сигнал

при {X1} → {X2} Z2 (Z1,Z4)

Z(X1) ≠ Z(X2) Z3  (Z2,Z4)

f(Z2 = f(Z4)

f(Z3) = f(Z1)

Основная причина динамических логических состязаний – неравенство пути сигнала от входа к выходу и особенности синхронизации входных сигналов.

Функциональные состязания. Эти состояния зависят от логической функции, задаваемой пропозициональной формой или таблицей истинности.

Простейший наглядный пример возможности появления функциональных состязаний - схема неравнозначности (исключающее ИЛИ).

A

& 1

B

А	В	F
0	0	0
0	1	1
1	0	1
1	1	0

При одновременной подаче на входы эквивалентных сигналов (00 → 11) в процессе переключения в схеме возникают промежуточные состояния функции, которые и приводят к состязаниям на выходе схемы.

Исключить промежуточные состояния можно при помощи дополнительной кодировки, при этом растут аппаратные затраты.

Для исключения состязаний используют модели:

1. Модель Эйхельберга

1. X_i, X_i – на входы поступают только такие сигналы;

2. Идут только по соседним переборам, когда изменяется только одна переменная: {X_i} – {X_i+1};

3. {X₁…X_n} подают на вход, пока схема не перейдет в устойчивое состояние, переходные процессы завершены;

4. входные сигналы идеализированы: помехи отфильтрованы, задержки в линиях _зд =0. такое условие формулируется как «инерциальные задержки».

_зд А

2. Модель Бредессона-Хулина.

1. X – на вход подаются переменые в прямой форме;

2. К выходам подключен RS – триггер: S = Zf(X₁…X_n), R = Zf(X₁….X_n);

X₁ комб. Z & R

X_n A. Z

& S

c) инерциальные задержки.

3. Модель Якубайтиса.

1. X, X - на входы подаются переменные в прямой и инверсной форме;

2. На входах меняется любое число переменных;

3. На выходе включен триггер;

4. Сигнал идеален, задержки инерциальны.

X₁ упр. R Z

X_n A. S Z

4. Модель Хаффмена (Хоффмена).

Эта модель применяется для схем с памятью.

1. входные воздействия только по соседним состояниям;

2. подбирается время задержки в схеме элементов задержки

tX  (S)  t_зд,

f(f(X,S)X) = f(S,X).

Х

Эл-ты

задержки

Основные принципы построения схем

Синхронные схемы. Основной признак синхронных схем – наличие сигнала синхронизации.

преимущества	недостатки
Малое количество оборудования и малые затраты для проектирования	Сложные предварительные расчеты
Простота проектирования и использования схемы	Зависимость синхросигнала от внешних воздействующих факторов (ВВФ)
Не требуется особой квалификации разработчиков

Асинхронные схемы. Нет синхросигнала, сигналы идут в асинхронном поле.

преимущества	недостатки
Повышенная надежность схемы	Большие аппаратные затраты, примерно в 2 раза больше, чем в синхронных
Реальное быстродействие схемы	Тщательное проектирование, высокая квалификация разработчиков.
Контролепригодность

Апериодические схемы. Эти схемы характеризуются дополнительными сигналами, подтверждающими срабатывание.

преимущества	недостатки
Надежность схем	Высокие аппаратные затраты
Контролепригодность	Тщательность проектирования. Высокая квалификация разработчиков.

22