DSD 16 ( Q3 )

Programmable-chip design.

4 hours (2-hr lecture, 2-hr labs)

credit

INSTRUCTOR:

Dr. Larissa Shishina (MIET), Dr. Alexandre Sharapov (Inline Group)

095.532.9924

ieem@miee.ru

PREREQUISITES:

Modern Physics, Semiconductor Device Physics and theory of operation

Digital Signal Processing, Digital Circuit Theory & Design.

TEXTS:

Проектирование цифровых устройств.

Дж. Уэйкерли

CMOS Digital Integrated Circuits

by S. Kang & Y. Leblebici

Applied Introductory Circuit Analysis for Electrical and Computer Engineers

by M. Reed, R. Rohrer

"Проектирование тестопригодных логических схем".(Design of testable logic circuits).

Р. Дж. Беннеттс.(R.Bennetts)

The art of electronics

By P. Horowitz & W. Hill

SOFTWARE:

Cadence Design Environment, Foundation Series (Xilinx)

SCHEDULE:

• 16 weeks per quarter;

• One 80-minutes lecture per week and two 160-minutes labs per month

Module 1 – Введение. Классификация способов проектирования. Типы полузаказных ИС. Конечные автоматы. Состязания в ЦИС. Способы синхронизации в ЦИС. Реализация комбинационных и последовательностных схем на ПМЛ. Реализация ПЗУ, ОЗУ на ПМЛ. INSTRUCTOR: Dr. Larissa Shishina (MIET),

Week 1

1 Lecture. Задачи и структура курса. Классификация способов проектирования универсальных и специализированных, заказных и полузаказных ИМС. Понятие о базовых матричных кристаллах (БМК =MaskPrAr=MPA) и программируемых логических матрицах (ПЛМ=PLAs), программируемых матрицах логики (ПМЛ=PALs) как основных типах полуфабрикатных матричных структур для формирования базовых элементов микроэлектронных устройств. Программируемые полем (FPGA) и сложные или составные (CPLD) ПЛУ=PLDs Основные термины, параметры, этапы проектирования полузаказных ИМС=PLDs.

Week 2,3,4

2. Автоматы. Абстрактные, структурные и микропрограммные автоматы, способы задания автоматов таблицами или графами.

3. Способы построения синхронных, асинхронных и апериодических автоматов. Сравнительный анализ достоинств и недостатков ИМС с учетом способа синхронизации.

4. Логические и функциональные состязания в ИМС. Состязания статического и динамического типа. Модели исключения функциональных состязаний Эйхельберга, Бредессона-Хулина, Якубайтиса, Хоффмана.

Week 5,6

2 lectures.

5. Синтез комбинационных и последовательностных схем (конечных автоматов) на программируемых кристаллах: реализация инверсии, сложения, умножения и элементарных логических схем на библиотечных ячейках на биполярных и МДП- структурах, библиотеки элементов ЦИС. Аттестация элементов ИМС. Libraries of standard elements.

6. Реализация элементов RAM, ROM,DC.

• Реализация триггерных схем

• Реализация элементов ПЗУ, ОЗУ.

• Реализация периферийных схем ЗУ.

• Сумматоры на ПМЛ, АЛУ на ПМЛ.

Module 2. Изучение структуры и особенностей ПЛИС фирмы Xilinx (FPGA, CPLD), принципы создания устройств с использованием ПЛИС, методы загрузки конфигурации в ПЛИС, принципы проверки функционирования устройств на базе ПЛИС.

INSTRUCTOR: Dr. Alexandre Sharapov (Inline Group)

Weeks 7,8

2 lectures. Принципы реализации логических функций на ПЛИС. Архитектура ПЛИС со структурой FPGA на примере серии XC3000, XC4000, Spartan II, Virtex.

Weeks 9-13

9. Демонстрационная плата как пример устройства на базе ПЛИС. Применение макетных плат для прототипирования разрабатываемых устройств.

10,11. Методы загрузки конфигурации в ПЛИС, структура битового потока. Кабель загрузки. Обратное считывание битового потока. Этапы функционирования ПЛИС после включения питания. Периферийное сканирование.

12. Архитектура ПЛИС со структурой FPGA на примере серии XC5200.

13. Архитектура ПЛИС со структурой CPLD на примере серии XC9500. Архитектура ПЛИС со структурой CPLD на примере серии CoolRunner.

Module 3. Tестопригодность.

INSTRUCTOR: Dr. Larissa Shishina (MIET),

Weeks 14-16

3 lectures.

14,15. Design of testable logic circuits. Тестопригодность, управляемость, наблюдаемость. Алгоритм анализа тестопригодности CAMELOT. Расчет численных параметров управляемости, наблюдаемости и тестопригодности для разработки оптимальных ИМС. Сканирование и самотестирование методом сигнатурного анализа.

16. Практические рекомендации по проектированию тестопригодных схем. Особенности проектирования АИС на ПЛИС.

Week 16. Final credit

Module 4. Лабораторные работы. LABORATORY WORKS (two 160-minutes labs per month) 20/02/2003 is the first lab.

INSTRUCTOR: Dr. Alexandre Sharapov (Inline Group)

(Работы проводятся с использованием САПР "Foundation Series" фирмы Xilinx.

В ходе работ проводится разработка устройств с заданным алгоритмом работы.

В устройствах используются генератор тактовой частоты, кнопки и движковые переключатели для задания режимов работы и входных сигналов, светодиоды и семисегментные индикаторы для отображения состояний.

Результаты проверяются на демонстрационных платах путём визуального наблюдения по элементам индикации за работой спроектированного устройства).

Использование специализированных пакетов программ фирмы Cadence на данном этапе не предусмотрено в связи организационными проблемами (возможно, в конце семестра удасться разработать задания и методики при наличии необходимых пакетов).

LABORATORY WORK №1. Изучение принципов разработки цифровых устройств на ПЛИС фирмы Xilinx с использованием САПР "Foundation Series":

- схемный ввод проекта;

- описание проекта на языках HDL (Abel, VHDL, Verilog);

- функциональное моделирование;

- компиляция проекта;

- назначение контактов;

- задание временных ограничений;

- временное моделирование (верификация);

- загрузка битового потока конфигурации.

LABORATORY WORK №2. Разработка устройств комбинационного типа на ПЛИС со структурой FPGA (на примере устройства для голосования). Изучение принципов создания многостраничных схем.

LABORATORY WORK №3. Разработка устройств с использованием счётчиков и дешифраторов на ПЛИС со структурой FPGA (на примере устройства отсчёта времени: часы, будильник, таймер). Изучение принципов создания иерархических проектов с использование технологии Create Macro Symbol.

LABORATORY WORK №4. Разработка устройств с использованием распределённых по кристаллу ОЗУ и ПЗУ на ПЛИС со структурой FPGA (на примере устройства ввода и отображения текста). Изучение принципов использования генератора логических решения (Core Generator).

LABORATORY WORK №5. Разработка устройств с использованием блочных ОЗУ и ПЗУ на ПЛИС со структурой FPGA серии Spartan II (на примере устройства перекодирования). Изучение принципов создания новых элементов (Symbol Wizard).

LABORATORY WORK №6. Разработка устройств с использованием редактора диаграммы состояний САПР Foundation Series (на примере устройства управления светофором).

LABORATORY WORK №7. Разработка на ПЛИС со структурой CPLD устройства с совмещёнными шинами ввода/вывода (на примере устройства управления портами ПЭВМ по системной шине ISA).

№8. Зачётное занятие. Final credit