
- •Предмет "Схемотехника" эвм. Используемые системы счисления и кодирования информации, обоснование выбора.
- •Способы представления информации в цифровых устройствах. Параметры электрических сигналов. Модель логического элемента. Технические характеристики. Уго по гост и iso.
- •Функции Алгебры Логики (фал). Способы задания функций. Понятие Базиса. Сднф, скнф. Переход из одного базиса в другой.
- •Задача минимизации фал. Правило склеивания. Основные тождества алгебры логики.
- •Минимизация фал методом Квайна Мак-Класки.
- •Графические методы минимизации фал.
- •Не полностью определенные функции. Минимизация не полностью определенных функций.
- •Постановка задачи, этапы анализа и синтеза комбинационных схем на аппарате фал.
- •Комбинационные схемы. Дешифратор. Увеличение разрядности дешифратора. Реализация фал на дешифраторе.
- •Комбинационные схемы. Мультиплексор. Увеличение разрядности мультиплексора. Реализация фал на мультиплексоре. Демультиплексор.
- •Сумматоры. Одноразрядный комбинационный полусумматор. Варианты реализации и их сравнение.
- •Сумматоры. Одноразрядный полный комбинационный сумматор. Построение полного сумматора из полусумматоров.
- •Сумматоры. Одноразрядный последовательностный сумматор.
- •Сумматоры
- •Многоразрядные сумматоры. Накапливающий сумматор.
- •Многоразрядные сумматоры. Комбинационный сумматор.
- •Многоразрядные сумматоры. Организация ускоренного переноса.
- •Схемы с памятью. Понятие дискретного Времени. Тактовый генератор.
- •Элементарная запоминающая ячейка. Два варианта реализации.
- •Триггер. Обобщенная схема произвольного триггера. Формальное описание.
- •Классификация триггеров. Понятие и способы синхронизации
- •Асинхронные и синхронные триггерные схемы. Двухступенчатые триггеры типа ms.
- •Триггер с динамическим управлением записью. Временная диаграмма.
- •Rs-триггер: функции, таблица и матрица переходов.
- •T-триггер: функции, таблица и матрица переходов. Способы снятия ограничения на длительность сигнала.
- •D-триггер: функции, таблица переходов.
- •Dv-триггер: функции, таблица и матрица переходов.
- •Jk-триггер: функции, таблица и матрица переходов.
- •Построение триггера с заданной таблицей состояний на базе rs (или dv, jk).
- •Регистры. Классификация. Уго регистров.
- •Регистры хранения и регистры сдвига. Реверсивный регистр.
- •Обобщенная схема регистра сдвига. Построение заданного регистра на базе триггеров rs (или dv, jk).
- •Счетчики. Классификация счетчиков. Понятие модуля пересчета и других характеристики.
- •Суммирующие и вычитающие счетчики. Временные параметры.
- •Реверсивный счетчик. Функция параллельной загрузки. Увеличение разрядности.
- •Проектирование синхронного счетчика с заданным набором состояний на rs (или dv, jk) триггерах.
- •Асинхронные счетчики. Построение счетчика произвольной разрядности. Организация цепей переноса в счетчиках.
- •Микросхемы памяти. Организация микросхемы памяти с произвольной выборкой. Временная диаграмма цикла записи/чтения. Мультиплексирование.
- •Запоминающая ячейка статического типа, устройство и принцип работы.
- •Запоминающая ячейка динамического типа, устройство и принцип работы.
- •Реализация фал на микросхеме памяти. Программируемая логика.
- •Программируемые логические интегральные схемы. Основные принципы построения плм.
- •Обобщенная структура плис fpga. Основные элементы, их назначение и принцип работы.
- •Плис fpga. Назначение и устройство clb.
- •Реализация логических функций в плис foga, lut - назначение и устройство.
- •Блоки ввода вывода Плис-iob, Теневая память. Программируемые соединения, psm.
- •Технология проектирования цифровых устройств на плис fpga. Основные этапы. На примере Xilinx Spartan.
- •Ассоциативная память. Организация, способ выборки, отличия от адресного зу.
- •Принцип кэширования при обращении к памяти. Организация, взаимодействия между процессором и озу.
Реализация логических функций в плис foga, lut - назначение и устройство.
Генераторы логических функций
Наиболее важными программируемыми элементами логического блока являются схемы F-LUT, G-LUT и Н-LUT (см. рис. 1.2), вырабатывающие значения логических функций. С помощью элементов F и G можно реализовать любую логическую функцию четырех переменных, а элемент Н позволяет сформировать значение любой логической функции трех переменных. Как построить универсальную схему, реализующую логические функции 4 переменных? Если решать эту задачу на уровне вентилей, то она оказывается очень сложной, но если посмотреть на нее с другой точки зрения, то ее решение значительно облегчается.
Любая функция 4-х переменных может быть описана таблицей истинности, состоящей из 16 строк. Предположим, что мы храним таблицу истинности в одноразрядной памяти на 16 слов. Подавая на адресные входы памяти четыре входных бита, мы получаем на выходе значение функции для этой комбинации значений переменных.
Именно такой подход был принят разработчиками ПЛИС FPGA в фирме Xilinx. Схемы F и G, вырабатывающие значения логических функций, фактически являются очень компактными и быстрыми статическими ЗУ 16×1, а схема Н представляет собой статическое ЗУ 8×1. Когда логический блок используется для выполнения логических операций, то в статическое ЗУ загружаются таблицы истинности логических функций F, G и Н. Время вычисления результата не зависит от воспроизводимой функции и равно времени считывания слова из памяти.
Обратите внимание, что сигналы с выходов схем F и G, а также сигналы, поступающие на дополнительные входы логического блока, можно подать через мультиплексоры группы А на входы схемы Н (см. рис. 1.2), поэтому можно реализовать логические функции с числом переменных больше четырех. Ниже приведен перечень функций, которые можно реализовать с помощью схем F, G и Н в одном логическом блоке:
любая функция с числом переменных не более четырех плюс любая другая функция с числом переменных не более четырех, которые не связаны с переменными первой функции, плюс любая третья функция с числом независимых переменных не более трех;
любая одна функция пяти переменных;
любая функция четырех переменных плюс некоторые другие функции шести переменных, не зависящих от переменных первой функции;
некоторые функции с числом переменных до девяти, включая проверку на четность и проверку равенства двух 4-разрядных двоичных слов. При соответствующем программировании мультиплексоров группы В сигналы с выходов схем, вырабатывающих значения функций, могут быть выведены на выходы X и У логического блока или запомнены в переключающихся по фронту D-триггерах.
Помимо удобства программирования, применение памяти для хранения таблиц истинности имеет другое важное достоинство. Каждая таблица преобразования LUT (Look-Up Table) может быть использована как оперативное запоминающее устройство с организацией 16x1 или как 16-разрядный сдвиговый регистр. Это дает возможность использовать в проектах небольшие по объему блоки распределенной по кристаллу памяти