12(0). Элементы памяти (эп) статических и динамических зу
(подлежит последующей модификации)
Полупроводниковые оперативные (двусторонние) ЗУ с произвольным доступом по используемым типам элементов памяти (ЭП) разделяются на статические и динамические.
В статических ЗУ в качестве элемента памяти используется триггер. Триггер всегда был самым быстродействующим ЭП, поэтому для статических ЗУ характерно высокое быстродействие. Однако, недостатком такого типа ЭП являются их относительно большие габариты (занимаемая на кристалле памяти площадь), приводящие к недостаточно высокой плотности хранения информации, а также относительно высокая потребляемая мощность даже в режиме хранения. Кроме того эти ЗУ также относительно дороги.
Существуют различные варианты построения элементов памяти статических ЗУ, отличающиеся схемными решениями и используемыми технологиями (как биполярными, так и МОП), что позволяет получить элементы различным соотношением потребляемой мощности и быстродействия. Последнее дает возможность использовать статические ЗУ различных технологий с учетом соответствующих функциональному назначению требованиям. Например, КМОП технологии, отличающиеся малым энергопотреблением при относительно низкой скорости, используются в ПЭВМ для хранения конфигурационной информации компьютера при выключенном напряжении сети (в этой же микросхеме размещают и часы, отсчитывающие реальное время). Питание такой памяти осуществляется от небольшой батарейки, которая может служить несколько лет.
Варианты схем статических элементов памяти показаны на рис. 14.
Рис.14. Схемы статических элементов памяти: а) на основе биполярных транзисторов,
б) на основе МОП-транзисторов
На рис. 14а показана схема статического элемента памяти на биполярных многоэмиттерных транзисторах, реализуемых в технологии ТТЛ.
Принцип работы этих элементов достаточно прост.
В элементе, показанном на рис. 14,а, транзисторы V1 и V2 образуют триггер, прямой и инверсный выходы которого (верхние эмиттеры транзисторов), одновременно являются входами установки в “1” и в “0” и подключены к разрядным шинам ШР”1” и ШР”0” соответственно. Нижние эмиттеры транзисторов подключены к адресной шине ША, осуществляющей выборку элемента (точнее, при наличии одной шины адреса выбираться будет целая строка элементов матрицы памяти, которые подключены к этой шине).
В состоянии хранения информации на адресной шине установлен низкий уровень напряжения сигнала U0, а на разрядных шинах потенциал U1 > U0, и ток в открытом транзисторе триггера (при нулевом состоянии – это V1, а при единичном – а V2) протекает через нижний эмиттер, не поступая в разрядные шины. При этом пусть единичному значению хранимой информации соответствует открытый транзистор V2 и закрытый транзистор V1, а для нулевого значения хранимой информации – наоборот.
При чтении или записи потенциал на адресных шинах повышается до некоторого значения U2 > U1. При этом в режиме считывания ток в открытом транзисторе переключается в верхний эмиттер и поступает в подключенную к нему разрядную шину, соответствующую хранимой информации, и распознается усилителем считывания, подключенным к данной шине.
В режиме записи одновременно с подъемом потенциала на адресной шине понижается до U0 потенциал на разрядной шине, соответствующей состоянию, в которое переключается элемент, и повышается до U2 потенциал на противоположной разрядной шине. При этом транзистор, подключенный к разрядной шине с низким потенциалом, открывается, а транзистор, подключенный к разрядной шине с высоким потенциалом, запирается. (Например, при записи единицы потенциал ШР”1” понижается до U0, а потенциал ШР”0”повышается до U2, что приводит к отпиранию транзистора V2 и, напротив, к запиранию транзистора V1 , т.е. переключению триггера в состояние “1”).
В элементе, показанном на рис. 14,б, триггер образуют транзисторы V4 и V5, транзисторы V3 и V6 выполняют роль нагрузочных сопротивлений (как R1 и R2 на рис. 6а), а транзисторы V1, V2, V7 и V8 играют роль ключей, обеспечивающих подключение триггера выбираемого ЭП к разрядным шинам. Следует обратить внимание, что выборка элемента, показанного на рис. 14,б, обеспечивается по двум адресным шинам, что позволяет выбрать из матрицы элементов памяти только один элемент. Если удалить крайние ключи, то элемент по схеме выборки станет похожим на тот, который показан на рис. 14,а.
В состоянии хранения информации на адресных шинах ШАX и ШАY установлен низкий уровень напряжения U1 < UП – порогового напряжения отпирания МОП-транзистора. При этом ключевые транзисторы V1, V2, V7 и V8 закрыты и триггер на транзисторах V4 и V5 изолирован от разрядных шин. Пусть при этом, для того, чтобы сохранить состояния транзисторов, как в предыдущей схеме, при записанном “0” открыт V4 и закрыт V5, а при “1” – закрыт V4 и открыт V5.
При чтении или записи потенциал на адресных шинах повышается до некоторого значения U2 > UП. При этом в режиме считывания через открывшиеся ключи V1, V2, V7 и V8 на разрядную шину, соединенную с открытым транзистором триггера, поступает низкий потенциал, а на разрядную шину, соединенную с закрытым транзистором триггера – низкий потенциал, что и распознается усилителями считывания, как соответствующее состояние ЭП.
В режиме записи управление разрядными шинами будет аналогичным, по отношению к рассмотренному в предыдущей схеме. Поэтому при записи одновременно с подъемом потенциала на адресных шинах понижается до потенциала U1 < UП на разрядной шине, соответствующей состоянию, в которое переключается элемент, и повышается до потенциала U2 > UП на противоположной разрядной шине. При этом транзистор, затвор которого подключен к разрядной шине с низким потенциалом, закрывается, а транзистор, затвор которого подключен к разрядной шине с высоким потенциалом, открывается. (Например, при записи единицы потенциал ШР”1” понижается до U1, а потенциал ШР”0”повышается до U2, что приводит к отпиранию транзистора V5 и, напротив, к запиранию транзистора V4 , т.е. переключению триггера в состояние “1”).
В динамических ЗУ хранение информации обеспечивает заряд электрической емкости (конденсатора), например, наличие заряда на конденсаторе соответствует “1”, а разряженный конденсатор – “0” (или наоборот). Этот способ хранения приводит к меньшему энергопотреблению таких элементов памяти. Кроме того, их удается сделать более компактными, что увеличивает плотность хранения и, следовательно, емкость микросхем динамической памяти, по сравнению со статической.
Однако, за это приходится платить как меньшим быстродействием динамических ЭП, так и тем, что заряд на конденсаторе (информация) хранится лишь в течение непродолжительного времени (до нескольких десятков миллисекунд). Запоминающий конденсатор разряжается из-за наличия токов утечки. Это приводит к необходимости периодически восстанавливать заряды конденсаторов элементов памяти, пока не произошла потеря информации. Такую процедуру называют регенерацией, и ее наличие является характерной чертой динамической оперативной памяти. (Управляет регенерацией обычно или контроллер памяти, или непосредственно сама микросхема памяти.)
Несмотря на это обстоятельство, динамическая память является основным вариантом памяти, используемым в качестве оперативных ЗУ ЭВМ в настоящее время.
Вариантов схем динамических элементов довольно много, различаются они количеством используемых элементов, особенностями запоминающего конденсатора и организацией шин. На рис. 15 показаны два из возможных вариантов схем динамических ЭП.
Рис.15. Схемы динамических элементов памяти: а) одностранзисторный, б) трехранзисторный
На рис. 15,а показана схема динамического элемента памяти, построенного на одном МОП-транзисторе и одном конденсаторе, специально включенном в ЭП.
Управление этим элементом и состав его шин отличается от вышерассмотренных, а работает он следующим образом.
В режиме хранения информации на адресную шину ША подан низкий потенциал U1 < UП. (UП – то же пороговое напряжение отпирания МОП-транзистора). При этом ключевой транзистор V закрыт, емкость C тем самым изолирована от разрядной шины ШР и сохраняет свой заряд, например, в случае, если в ней записана “1” , или разряжена при записанном нуле (можно принять и противоположные состояния).
При чтении или записи потенциал на адресной шине повышается до некоторого значения U2 > UП. При этом в режиме считывания через открывшийся ключ V на разрядную шину в случае заряженной емкости C поступает ее заряд, что и распознается усилителями считывания, как соответствующее состояние ЭП.
В режиме записи одновременно с подъемом потенциала на адресной шине на разрядной шине потенциал повышается, если необходимо зарядить емкость C (запись “1”), и понижается, если необходимо ее разрядить (запись “0”), чем и производится запись соответствующей информации в ЭП.
В схеме трехтранзисторного динамического элемента памяти, показанной на рис. 15,б, используется усилительный транзистор V2 и раздельные шины записи и чтения с ключами V1 и V3 соответственно. Это позволяет уменьшить емкость запоминающего конденсатора и даже использовать в качестве его паразитную емкость перехода затвор-исток транзистора V2, что показано на рис. 15,б пунктирным изображением емкости. Это позволяет получить примерно те же габариты элемента, что и однотранзисторного, так как емкость в интегральном исполнении занимает достаточно много места. Это же способствует и повышению быстродействия элемента.
Управление этим элементом подобно рассмотренному выше.
В силу различия своих конструктивных и функциональных характеристик элементы памяти статических ЗУ используются в менее емких, но более быстродействующих ЗУ, а динамические ЭП, напротив, в более емких, но медленных. Наиболее широкое распространение статические ЗУ получили в качестве кэш-памяти, а динамические – в качестве оперативной памяти.
Ассоциативные и многофункциональные ЗУ
(см. Lect15add.doc)
Библиография и ссылки
[Акаев] Акаев А.А., Майоров С.А. Оптические методы обработки информации. – М.: Высш. шк., 1988. – 237 с.
[кв. комп] http://www.osp.ru/os/2000/05-06/023.htm
[кв. комп] http://qi.cs.msu.su/LabPage/Russian/sl_art.html
[Глушков] Глушков В.М. Два универсальных критерия эффективности вычислительных машине. – Доклады АН УССР, 1960, № 4, с. 477-481.
[4 - Балашов] Балашов Е.П. Эволюционный синтез систем. – М., Радио и связь
[S.Gill] S.Gill, Computer Journal, 1958, v.1, N 1, p. 2-10
[B.Ryle] Communications of ACM, 1961, v.4, N 2, p. 99-101