Вводый курс цифровой электроники (К.Фрике, 2003)

Глава 13. Цифровые ЗУ

смысл установить А15 = Л14 = Лхз = 0. Теперь можно достаточно просто определить шестнадцатиричные адреса.

Таблица 13.3. Адресный план системы частичного декодирования, пока­ занной на рис. 13.20. Даны нижние и самые высокие адреса для каждого ЗУ.

13.14.3. Линейное декодирование

При линейном декодировании отказываются от декодера. Вместо этого верхние адресные шины от Ац до Ai^ подключены непосред­ ственно ко входам выбора чипа CS схем ЗУ. Ц,ля того, чтобы обес­ печить более простую структуру зоны памяти, на рис. 13.21 исполь­ зованы схемы с неинвертированным входом выбора чипа GS. Ли­ нейное декодирование сильно ограничивает полезную зону памяти. В данном случае могут быть подключены только 5 схем с емко­ стью 2К X 8бит = 16Кбайт, так как в наличии имеются только 5 адресных линий. Поэтому применение линейного декодирования ограничивается системами с малой потребностью в ячейках ЗУ. На приведенном в табл. 13.4 адресном плане можно видеть, что в зо­ не памяти появились пробелы. В тех случаях, когда подобное ЗУ вводится в микропроцессорную систему, программист должен сле­ дить за тем, чтобы пытался перезаписывать данные в эти пробелы. При шестнадцатиричном представлении адресного плана предвари­ тельно задается Л15 = 0. В противном случае система будет плохо просматриваться. Следует учесть, что при адресе 7800 Н обраще­ ние происходит ко всем четырем схемам ЗУ и вследствие этого мо­ гут появиться ошибки. Линейное декодирование применяется толь­ ко там, где к многоразрядной адресной шине подсоединяется только несколько схем ЗУ с малой емкостью.

3 16 Глава 13. Цифровые ЗУ

адреса ООООН, одна схема ROM с емкостью 4 К байт и схемы RAM с емкостями 2 К, 2 К и 8 К байт.

1.Ячейки ЗУ «полностью декодируются». Определите для ка­ ждой схемы ЗУ самый нижний и самый верхний адреса.

2.Декодирование должно проводиться с помощью демультиплексора. К каким адресным шинам должны быть подключены вхо­ ды декодера?

3.Разработайте логическую схему, которая, будучи подключен­ ной к выходам декодера, будет правильно управлять отдельны­ ми схемами ЗУ. Как будут подключаться оставшиеся адресные шины?

Таблица 13.4. Адресный план, показанный на рис. 13.21 системы с линей­ ным декодированием. Приведены самые низкие и самые вы­ сокие адреса для каждого ЗУ.

Задача 13.2. В системе УЗ с малым количеством ячеек памяти к адресной шине разрядностью 8 бит должен быть подключен ЗУ с длиной слова 8 бит. Должны быть подключены, начиная с низких адресов, интерфейсы с числом ячеек, соответствующих 2 байтам, 4 байтам и 8 байтам.

Адреса должны декодироваться линейно.

а) Предложите возможный вариант схемы. Как будут подключать­ ся адресные шины?

б) Сформируйте адресный план.

Задача 13.3. Внизу показана схема декодера, предназначаемого для микропроцессора с адресной шиной с разрядностью 16 бит. Три

13,15. Упраэюнения

схемы ЗУ, которые управляются этой схемой, имеют инвертирую­ щие входы выбора чипа - СSi - CS2 и CSs-

а) Сформируйте булевы уравнения схемы декодера.

б) Создайте на основе этого результирующую адресную схему. в) какую емкость было бы целесообразно задать /\ля подсоеди­ ненных схем ЗУ, если по каждому адресу должен запрашиваться

один байт?

п &

ГЛАВА 14

ПРОГРАММИРУЕМЫЕ

ЛОГИЧЕСКИЕ

БЛОКИ

Для проектирования драйверов или логических схем предоставля­ ются различные возможности. По экономическим соображениям пред­ почтение отдается стандартным элементам, которые могут быть изготовлены в больших количествах. В связи с этим возникает во­ прос, насколько стандартные элементы соответствуют специаль­ ным требованиям отдельных заказчиков. Полупроводниковый ры­ нок предлагает следующие возможности.

Комбинация на одной печатной плате стандартных ИС

снизким уровнем интеграции

Вданном случае, как правило, на одной печатной плате (РСВ = = printed circuit board) соединяются отдельные вентили и ИС с ма­ лой степенью интеграции (SSI = small scale integration) и ИС со сред­ ней степенью интеграции (MSI == medium scale integration). Этот метод обеспечивает очень высокую гибкость. При этом схемы по­ требляют очень высокую мощность, так как все вентили должны иметь возбудитель линии. Кроме того, подобные схемы очень до­ роги в изготовлении. Они подходят прежде всего для малосерийно­ го производства. Возможны также логические узлы из отдельных диодов и транзисторов. Данный метод изготовления сегодня из-за высоких затрат на монтаж и проверку используется только в ис­ ключительных случаях.

Специализированное по применению программное обес­ печение (softuare)

К данному направлению относится прежде всего применение микро­ процессора. За счет применения программного обеспечения данный подход имеет высокую гибкость, позволяющую подгонять характе­ ристики к соответствующим требованиям.

Специализированная по применению аппаратные средства (harduare)

Гибкость можно обеспечить за счет применения ИС специализиро­ ванных в соответствии с потребностями заказчика. Подобные ИС

Ц-!' Семейства ASIC

охватываются общим понятием ASIC — application specific integrat­ ed curcuit). К ним относятся ИС, которые с помощью физических изменений (а также с помощью конфигурационных программ) мо­ гут быть приведены в соответствие с определенными требованиями. ASIC охватывает как специально изготовленные ИС (полностью за­ казное проектирование) со специально разработанной J\AR заказчи­ ка логикой, так и стандартные схемные узлы, в которых заказчики могут разрывать соединения током ^\ля достижения определенных схемных конфигураций.

14.1.Семейства ASIC

внастоящее время существует большое число различных типов ASIC. Грубо ASIC можно подразделить следующим образом.

Программируемые логические ИС {programmable logic devices, PLD)

Класс программируемых логических ИС (рис. 14.1) оказался первым семейством ASIC. С точки зрения изготовителей к ним могут быть отнесены стандартные блоки программируемых логических ИС, которые изготавливаются идентичными для всех заказчиков. Благодаря воз­ можности программирования матриц из И- и ИЛИ-вентилей заказ­ чики могут структурировать ИС на своей фирме так, как ему требуется.

ные в виде матрицы вентили. Подобные ASIC могут быть приведе­ ны изготовителем в соответствие с требованиями заказчика с по­ мощью структурирования линий связи. Отдельные вентили тести­ руются изготовителем и их характеристики полностью известны,