2.7.Система ввода/вывода.
В соответствии с вариантом задания в качестве системы ввода/вывода в разрабатываемой ЭВМ должен быть реализован Прямой Доступ к Памяти (ПДП) – такой способ организации пересылки данных, когда устанавливается непосредственная связь между ПУ и ОП. При вводе/выводе CPU только производит инициализацию ПДП. Используется один контроллер прямого доступа для всех ПУ.
SYS
BUS
Рис. Система
Ввода/вывода
В данной ЭВМ реализован Прямой Доступ к Памяти с захватом цикла системной шины
ПДП ПДП ПДП ПДП
ЦП
ЦП
ЦП ЦП ЦП
Функции контроллера ПДП:
Формирование адреса ОП и управление адресной шиной
Управление пересылкой данных
Определение момента окончания обмена
Управление режимом
Так как несколько устройств управляют шиной, то нужен арбитраж, он находится в CPU. При арбитраже контроллер ПДП имеет более высокий приоритет, чем CPU.
Принцип захвата шины:
Контроллер выставляет сигнал BR (ЗШ) – захват шины, получив этот сигнал, арбитр выдаёт сигнал
BG (ПШ) – предоставление шины, получив сигнал BG контроллер выставляет сигнал BB (ШЗ) – шина занята, по этому сигналу все устройства отключаются от шины.
РгБ – буферный
регистр РгТАД
– счётчик текущего адреса данных
При
инициировании операции ввода/вывода
в ТСчД заносится размер подлежащего
передаче блока, а в РгТАД – начальный
адрес области памяти, используемой при
передаче. При передаче каждого байта
содержимое РгТАД увеличивается на 1,
при этом формируется адрес очередной
ячейки ОП, участвующей в передаче.
Одновременно содержимое ТСчД уменьшается
на 1. Обнуление ТСчД указывает на
завершение передачи. КПДП имеет более
высокий приоритет, чем у CPU.
Управление памятью переходит к КПДП
как только завершится цикл её работы,
выполняемый для текущей команды
процессора.
ОП
+1 -1
КПДП
Рис. КПДП
2.8.Система контроля:
При использовании в качестве ОЗУ микросхем динамической памяти возможно возникновение ошибок. Ошибки обычно бывают двух видов: постоянные и типа «сбой». Постоянные ошибки характеризуются тем, что содержимое одной или нескольких адресуемых ячеек заранее определено- из них всегда считывается одна и та же информация. Ошибки типа «сбой» связаны с разрядом конденсаторов динамических элементов памяти из-за действия кратковременных импульсов случайных помех по цепи питания
!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
3.Разработка укрупненной структурной схемы арифметического сопроцессора и алгоритма деления.
В
данной структурной схеме у нас находится
арифметический сопроцессор, который
выполнят функции деления и
умножения. Структурная схема
функционирования представлена на
рисунке 3 и работает по следующему
алгоритму: при поступлении по ШД данных
в ЦП и одновременно в АСП (без кода
операции), содержащие коды операций,
дешифратором кода операций МП они
дешифрируются, после чего если текущая
дешифрированная операция является
операцией деления или умножения
микропроцессором выдаётся соответственно
сигнал OPER1
или OPER2
на сопроцессор и не выполняет ее, а ждёт
результатов
с сопроцессора. При получении сигналов OPR1 или OPR2 на сопроцессор он выполняет операцию деления/умножения и выставляет результат на ШД. После этого АСП выдает сигнал REZ на МП сигнализируя, что результат операции находится на ШД и при получении данного сигнала МП считывает результат в аккумулятор и начинает считывать следующую команду.
Распределитель
Делит ель
Mod2
Д
е
л
и
м
о
е
ст.
1
Д
е
л
и
м
о
е
мл.
1
Алгоритм деления
Берутся модули от делимого и делителя
Исходное значение остатка полагается равным старшим разрядам делимого
Частичный остаток удваивается путём сдвига на один разряд влево, при этом в освобождающийся при сдвиге младший разряд частичного остатка заносится очередная цифра делимого
Из сдвинутого частичного остатка вычитается делитель, если остаток положителен, иначе – прибавляется
Очередная цифра модуля частного равна 1, если результат вычитания положителен, и 0 если отрицателен
Пункты 3-5 последовательно повторяются для получения всех цифр модуля частного
Знак частного плюс, если знаки делимого и делителя одинаковы, иначе – минус