9.2.4 Подільники частоти

У подільниках частоти вхідна періодична послідовність імпульсів ділиться на задане число.

У якості подільника частоти можна використовувати лічильник, коефіцієнт лічення якого К_ліч визначає число, на яке ділиться частота вхідних імпульсів. Особливість подільника складається в тому, що він має один вихід.

Коефіцієнт ділення К_діл=К_ліч може мати постійне або змінне значення.

Подільники з змінним коефіцієнтом ділення (ПДЗКД) можуть бути побудовані за різноманітними схемотехнічними варіантами. Наприклад з попереднім установленням початкового стану, від якого ведеться лічення, до переповнення лічильника, або з установленням заданого проміжного значення, до котрого, починаючи з нульового, ведеться лічення вхідних імпульсів, а потім результат скидається і очинається новий цикл лічення. Приклади лічильників працюючих за описаними правилами розглянуті в (3,4).

Приклад ПДЗКД, побудованого за першим варіантом (з попередім установленням початкового стану) приведені на рисунку 9.63.

Рисунок 9.63

Подільник виконаний на основі мікросхеми чотирирозрядного двійково/десяткового реверсивного лічильника К561ИЕ14. На входи попереднього установлення D1... D4 подається код, що відповідає кількості “зайвих” станів (2⁴-К_діл). Вихід сигналу перенесення Р з'єднаний через інвертор DD2 з управляючим входом V. Перепадом з 0 в 1 на цьому вході число з входів D1... D4 записується в тригери лічильника. На входи +/- і 2/10 подаються одиничні сигнали, що настроюють ІМС на роботу в режимі двійкового лічильника , що підсумовує. Щоб дозволити лічення вхід Po з'єднують з корпусом (нульовим потенціалом). Під впливом вхідних імпульсів на вході С лічильник-подільник послідовно проходить стани від початкового, попередньо установленого по входах D1... D4, до кінцевого, коли він заповнюється одиницями у всіх чотирьох розрядах. Наступним імпульсом після цього схема скидається в нуль і формується сигнал перенесення на виході Р. Цим сигналом дозволяється запис у лічильник початкового коду і цикл знову повторюється. З виходу схеми знімається послідовність імпульсів частотою

_вих = _вх / К_діл ( 9.22 )

Для розглянутого пристрою К_діл приймає значення від 1 до 16.

На рисунку 9.64 наведено приклад подільника, побудованого за другим варіантом.

Рисунок 9.64

Основу ПДЗКД складає двійковий лічильник (DD2), що починає лічення з нульового значення і продовжує роботу до встановленого проміжного стану, рівного необхідному коефіцієнту ділення К_діл. Після цього лічильник знову скидається в нуль і починається новий цикл лічення. Для визначення моменту досягнення рівності кодів, що визначають проміжний стан лічильника і значення К_діл у схемі використаний цифровий компаратор (DD1). В момент рівності кодів А=В на виході компаратора з'являється логічна одиниця, що скидає лічильник у початковий нульовий стан. Додатковий тригер (DD3) необхідний для усунення можливості збою при установленні нульового стану СТ2 через розкид часових параметрів тригерів лічильника. Одиничним сигналом з виходу компаратора F_А=В тригер встановлюється в 1 і підтримує на вході R лічильника одиничний сигнал на час, достатній для скидання всіх розрядів DD2. Наступним вхідним імпульсом тригер скидається в нульовий стан. Якщо розкид часових параметрів тригерів лічильника невеликий, то DD3 можна виключити.

Подільник з постійним коефіцієнтом ділення можна побудувати простіше. Для цього компаратор замінюють кон’юнктором, на входи якого подають вихідні сигнали з тих розрядів лічильника, які у кодовій комбінації, що відповідає К_діл, мають високий рівень. Приклад подільника з К_діл = 9 показаний на рисунку 9.65.

Рисунок 9.65