3.4.6. АЦП двухтактного интегрирования.

Интегратор

Одним из наиболее

распространенных вари-

Кл1

C

R

R Ст2

антов

такого преобразо-

uвх

1

S Т3

2

вателя

является

АЦП

&

+1

4

uвх<0

К

R

N двухтактного

интегриро-

Uоп>0

Сч

2n-1

вания (рис. 3.27, а). Пол-

Кл2

Запуск

S Т1

G

2n

ный цикл его работы со-

Uоп

R

стоит из двух тактов. В

первом импульс запуска,

S Т2

воздействуя

на

триггер

R

Т1, открывает ключ Кл1,

после

чего

преобразуе-

а)

мый сигнал uвх подается

на вход интегратора. На

uинт I такт

uвх(t)

один вход компаратора К

II такт

подается выходное

на-

ϕ(ω)

пряжение

интегратора

uвх

Uинт, на другой – нуле-

uвх1

U

вое напряжение. Так как

T

в

начальный

момент

t

t

времени t1 (рис. 3.27, б)

t1

t2

напряжение

интегратора

t1

T

t2

Tx

t3

равно нулю,

компаратор

б)

в)

срабатывает и перебра-

Рис. 3.27. АЦП двойного интегрирования:

сывает триггер Т3 в со-

стояние «1», в результа-

а) – схема;

б), в) – временные диаграммы

те

чего

открывается

элемент И и импульсы генератора G начинают поступать на счетчик Сч. Интегрирование напряжения

uвх производится за фиксированный интервал времени

T = t

2

−t

= 2n ∆t

сч

(3.10)

1

1

t2

Uинт =

uвх (t)dt

(3.11)

RC

∫t

1

RC

t3

∫

Uинт (t) =Uинт (t2 ) −

1

Uопdt

(3.12)

t2

80

3.5. Параллельные АЦП

3.5.1. Параллельные АЦП (АЦП считывания)

Принцип работы АЦП параллельного действия (или как их еще называют АЦП считывания) осно-

ван на одновременном сравнении входного сигнала с 2n - 1 эталонами, соответствующими n-

разрядному двоичному коду, и кодировании результатов этого сравнения. Пример такого преобразова-

теля (для n=3) показан на рис. 3.28. В этом преобразователе 2n – 1=7 опорных напряжений формируют-

ся с помощью резистивного делителя. Каждое из опорных напряжений подается вместе с uвх на соот-

ветствующий компаратор. Срабатывают лишь те компараторы, у которых uвх > uоп(i). При этом на выхо-

дах компараторов получится унитарный код. Так, например (см. рис. 3.28) если входное напряжение uвх

не выходит за пределы диапазона от 2,5∆U до 3,5∆U (∆U – шаг квантования), то компараторы с 1-го

по 3-ий устанавливаются в единичное состояние, а компараторы с 4-го по 7-ой – в нулевое. Унитарный

код с выходов компараторов подается на фиксирующие триггеры Т1 … Т7 с тем, чтобы избежать появ-

ления ошибки неоднозначности считывания. С выходов триггеров Т1 … Т7 унитарный код подается на

кодопреобразователь (приоритетный шифратор), преобразующий его в параллельный двоичный код.

Uвх

При быстро изменяющемся вход-

ном аналоговом сигнале, параллель-

Uоп=7∆U R/2 6,5∆U

ному

АЦП присуща неоднозначность

K7

D T7

считывания (апертурная погрешность).

R

C

Решить эту проблему можно, например,

K6

D T6

шифратор

предотвратив с помощью схемы выбор-

5,5∆U

ки-хранения

изменение

входного

на-

C

R

пряжения в течение времени измере-

a2

4,5∆U

K5

D T5

ния.

Однако при этом способе ограни-

R

C

a1

чивается допустимая частота входного

K4

D T4

Приоритетный

напряжения, так как для установки схе-

3,5∆U

C

мы

выборки-хранения

необходимо

a0

R

время.

Кроме того,

вероятность изме-

2,5∆U

K3

D T3

нения выходных состояний компарато-

C

R

ров полностью не исключается, по-

K2

D T2

1,5∆U

скольку

быстрые

схемы

выборки-

C

хранения обладают заметным дрей-

R

K1

D T1

фом.

0,5∆U

Этот недостаток можно устранить,

C

R/2

если, как показано на рис. 3.28, после

каждого компаратора в качестве про-

C

межуточной памяти ввести схему запо-

минания унитарного кода с линейки

Рис. 3.28. Параллельный АЦП

компараторов

–

срабатывающие

по

фронту D-триггеры. В этом случае в

цикле преобразования обеспечивается сохранение стационарного состояния на выходе приоритетного

шифратора после действия фронта импульса, запускающего триггер.

Как следует из нижеприведенной таблицы, при возрастании uвх компараторы устанавливаются в

состояние «1» по очереди – снизу вверх. Аналогично, при убывании uвх компараторы устанавливаются

в состояние «0» в последовательности сверху вниз (см. рис. 3.28). Такая очередность не гарантируется

при крутых фронтах входного напряжения, так как в этом случае преобладающим фактором становятся

времена задержки компараторов, из-за различия в которых они могут переключаться в другом порядке.

Это переходное состояние при определенных обстоятельствах может быть записано в триггерах, а

именно тогда, когда фронт импульса, запускающего триггеры, и фронт сигнала совпадают. Приоритет-

ное кодирование, однако, позволяет уменьшить вредное влияние этого фактора благодаря тому, что

значения младших разрядов, не принимаются во внимание (принимается во внимание лишь номер са-

мого старшего сработавшего компаратора см. таблицу состояний приоритетного шифратора).