4.1.10. Виртуальное совмещение (aliasing)

Виртуальное совмещение (две или более виртуальных страниц отображаются в одну и ту же виртуальную страницу) является функционально поддерживаемым для обращений к памяти (включая IA-32), однако эффективность может уменьшится не некоторых моделях процессоров, где расстояние между виртуальными псевдонимами (aliases) меньше, чем 1М. Чтобы избежать любой возможности ухудшения эффективности, программному обеспечению рекомендуется использовать псевдонимы, виртуальные адреса которых отличаются на величину кратную 1М. Процессор гарантирует когерентность кэша и зависимости данных в присутствии псевдонимов. Сохранения, использующие виртуальный псевдоним, следующие за загрузкой с другим псевдонимом для одного и того же физического местоположения, видят эффекты предыдущих сохранений для того же самого физического местоположения.

Для поддержки предварительных загрузок в присутствии виртуального псевдонима, процессор гарантирует, что с помощью таблицы ALAT(адресов предварительных загрузок) решается использование физических адресов и когерентной физической памяти. За деталями обратитесь к разделу первого тома 4.4.5.3 «Детализированные функциональности структурыALATи инструкции связанные с этим».

4.2. Физическая адресация

Объекты в памяти и ввод/вывод занимают общее 63-битное физическое адресное пространство, к которому обращаются, используя байтовую адресацию. Обращения к памяти и ввод/вывод могут выполняться через виртуальные адреса, отображаемые в 63-битном виртуальном адресном пространстве, либо путем прямой физической адресации. Текущие форматы таблицы страниц позволяют отображать виртуальные адреса в 50 битах физического адресного пространства (в реализациях процессора, которые поддерживают это множество битов физических адресов). Будущие расширения форматов таблицы страниц позволят большее отображение – до 63 битов физического адресного пространства.

Физическая адресация для обращений к инструкциям (включая IA-32) разрешена приPSR.it=0, для обращений к данным (включаяIA-32) приPSR.dt=0, а для обращений к регистровому стеку приPSR.rt=0.

Поскольку программное обеспечение рассматривает физическую адресацию как 63-битную, то реализации могут работать между 32 и 63 битами физического адреса. Все модели процессоров должны обрабатывать непрерывный набор битов физического адреса, начиная с бита 32 и продолжая вверх. Для дальнейшей информации относительно числа битов физического адреса реализованных в Itaniumпроцессоре, посмотрите документацию, специфицирующую процессор. Реализации должны подтвердить, что обращения к памяти выполняются для реализованных битов физического адреса. Обращения инструкций к не реализованным физическим адресам приведет к ловушке «Не реализованный адрес инструкции» на последней допустимой инструкции. Обращения данных к не реализованным физическим адресам приведет к ошибке «Не реализованный адрес данных». Обращения памяти к диапазонам пустых адресов приведет к асинхронному аварийному выходу «Машинная проверка» когда платформа сигнализирует о превышении времени транзакции. Точное поведение машинной проверки является модельно зависимым.