Добавил:
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:
Скачиваний:
13
Добавлен:
16.04.2013
Размер:
80.9 Кб
Скачать

Цикл Доступа к Ресурсу

Центральный процессор начинает цикл Доступа к Ресурсу выработкой сигнала -BALE сообщающего всем устройствам об истинности адресов на линиях SA<19..0> а также для фиксации ресурсами адреса на линиях LA<23..17>.

Ресурсы должны сообщать ЦП разрешением сигнала -MEMCS16 или -I/OCS16 о том, что цикл должен быть 16-разрядным; иначе цикл будет завершен как 8-разрядный. ЦП также вырабатывает сигналы -MEMR, -MEMW, -I/OR, -I/OW определяющие тип ресурса : память или УВВ, а также направление передачи данных. Ресурс доступа, которому необходимо изменить время цикла, должен отвечать сигналом -0WS или I/OCHRDY для информирования ЦП о продолжительности цикла доступа.

  • Внешняя плата, захватившая шину, также начинает цикл доступа с выработки адресных сигналов, но, в отличии от ЦП, не подтверждает адрес сигналом BALE. На линии этого сигнала поддержавается материнской платой уровень логической “1” на все время захвата шины внешней платой. Поэтому внешняя плата должна выработать истинные сигналы как по линиям SA<19..0> так и по линиям LA<23..17> до начала разрешения командных сигналов, сохраняя адрес до конца цика внешняя плата также должна иметь возможность анализа сигналов -MEMCS16 и -I/OCS16 и в соответствии с этими сигналами завершить цикл как 16-ти или 8-ми разрядный.

Цикл Доступа к Ресурсу - 0 тактов ожидания

Это наиболее короткий цикл доступа из всех возможных на шине. Этот цикл может быть выполнен только при доступе ЦП или внешней платы (когда она задатчик на шине) к 16-ти разрядной памяти. В начале цикла задатчик должен установить адрес на линиях LA<23..17> для выбора блока памяти в 128 килобайт. Если затем не будет разрешен синал -MEMCS16, то цикл будет завершен как 8-разрядный (нормальный или удлиненный) и цикл с 0тактов ожидания не будет выполнен. Если ресурсом будет разрешен сигнал -MEMCS16, то затем он должен разрешить сигнал -0WS и соответсвующее время после выдачи командного сигнала -MEMR или -MEMW для завершения цикла с 0тактов ожидания. При запрещении сигнала -0WS цикл завершается как нормальный или удлиненный.

  • Внешняя плата, захватившая шину, выполняет цикл доступа с 0 тактов ожидания точно также как центральный процессор.

Цикл Доступа к Ресурсу - Нормальный цикл

Норммальный цикл может быть выполнен ЦП или внешней платой (если она владеет шиной) при дотупе к 8-ми или 16-ти разрядным УВВ или к памяти. После выдачи на шину сигнала адреса задатчик разрешает командные синалы -MEMR, -MEMW, -I/OR или -I/OW . В ответ ресурс должен разрешить сигнал -I/OCHRDY в соответсвуещее время, так иначе цикл будет завершен как удлиненный. Разрешение I/OCHRDY заставляет задатчик завершать цикл за фиксированный период времени (этот период кратен периоду SYSCLK, но не синхронизирован с ним). Длительность нормального цикла определяется временем разрешения сигналов -MEMR, -MEMW, -I/OR или -I/OW которое, в свою очередь, зависит от размера данных и адреса ресурса доступа.

Цикл Доступа к Ресурсу - Удлиненный цикл

Удлиненный цикл может быть выполнен ЦП ил внешней платой (если она владеет шиной) при доступе к 8-ми или 16-ти разрядному устройству УВВ или к памяти. Задатчик на шине выполняет удлиненный цикл в том случае, если ресурс, к которому осуществляется доступ, не разрешает в соответствующее время после разрешения командного сигнала сигнал I/OCHRDY. Задатчик продолжает разрешать командный сигнал до тех пор пока, ресурс не разрешит сигнал I/OCHRDY. Период времени удлиненного цикла также кпатен SYSCLK, но не синхронизирован с ним.

Соседние файлы в папке ISA_2