Гарвардская RISC-архитектура в микроконтроллерах AVR. Средства ввода-вывода, хранения и обработки цифровой и аналоговой информации в микроконтроллерах

Таймеры микроконтроллера ATmega8535

Всостав микроконтроллера ATmega8535 входят таймеры:

—8-битный таймер T0;

—16-битный таймер T1;

—8-битный таймер T2.

Всостав каждого таймера входит определенное множество регистров,

обеспечивающих его функциональность:

— счетный регистр, который считает внутренние (возможно, с делением ча-

стоты) и внешние такты (на входах Т0 и Т1 соответствующих таймеров);

—регистр сравнения, значение которого сравнивается со счетным регистром в каждом такте (у таймера T1 их два: A и B);

—регистр управления, который задает режим работы таймера и вид выходно-

го сигнала, выбирает входной тактовый сигнал (у таймера T1 их также два);

— регистр захвата (только для таймера T1), в который записывается значение счетного регистра при наступлении соответствующего события.

Кроме того, имеются два регистра, являющихся общими для всех тайме-

ров:

—регистр TIMSK (Timer/Counter Interrupt Mask Register), с помощью которого разрешаются или запрещаются прерывания таймеров;

—регистр TIFR (Timer/Counter Interrupt Flag Register), который содержит фла-

ги прерываний, устанавливающиеся при наступлении соответствующих со-

бытий.

Каждому таймеру соответствует два события, при наступлении которых может быть сгенерировано прерывание: переполнение счетного регистра и сов-

падение значений счетного регистра и регистра сравнения. У таймера T1 имеет-

ся еще одно событие, по которому может быть сгенерировано прерывание — захват.

Также к работе таймеров имеют отношение два младших бита регистра

SFIOR (Special Function IO Register):

— бит 1 — PSR2 (Prescaler Reset Timer/Counter2); 22

Последовательные интерфейсы микроконтроллера ATmega8535

Интерфейс SPI (Serial Peripheral Interface)

SPI содержит следующие регистры:

—SPDR, SPI Data Register, регистр данных SPI;

—SPCR, SPI Control Register, регистр управления SPI, содержит биты разре-

шения SPI и прерывания SPI, задает порядок передачи битов, режим работы

(Master/Slave) и некоторые другие параметры;

— SPSR, SPI Status Register, регистр состояния SPI, содержит флаг прерыва-

ния.

SPI может работать в режиме полнодуплексной синхронной передачи данных. Один из SPI является ведущим (Master), другой — ведомым (Slave)

(рис. 3).

Рис. 3. Соединение ведущего и ведомого Ведущий инициирует транзакцию, подавая сигнал низкого уровня на

вход SS# ведомого.

Данные для передачи подготавливаются в сдвиговых регистрах. Затем ведущий генерирует тактовый сигнал на линии SCK для передачи данных.

Данные от ведущего к ведомому передаются по линии MOSI (Master Out – Slave In), а от ведомого к ведущему — по линии MISO (Master In – Slave Out).

После каждой транзакции ведущий для синхронизации с ведомым переводит сигнал SS# на высокий уровень.

Ведущий SPI управляет сигналом SS# не автоматически, а программно.

Когда сигнал SS# переведен ведущим в низкий уровень, запись байта в регистр данных SPI (SPDR) приводит к началу генерации тактового сигнала и передаче

24

in r16, UDR ret

Если принимаются 9-битные данные, то перед чтением UDR необходимо считать девятый бит из RXB8. Если необходимо считать биты статуса: FE,

DOR, PE — то это также необходимо делать до чтения UDR.

Интерфейс TWI (Two-wire Serial Interface)

TWI позволяет создать систему из 128 устройств посредством всего двух двунаправленных линий: тактов (SCL) и данных (SDA) (рис. 5).

Рис. 5. Соединение устройств по интерфейсу TWI

Каждое устройство имеет индивидуальный адрес. Каждый бит на линии

SDA сопровождается тактом на линии SCL (рис. 6). Тактовый сигнал на линии

SCL генерирует ведущий. Во всех режимах пониженного энергопотребления,

кроме Idle, генератор тактовых импульсов TWI выключен.

Рис. 6. Временная диаграмма TWI

Ведущий начинает транзакцию выдачей на шину START-условия и за-

канчивает выдачей STOP-условия. START- и STOP-условия представляют со-

28

бой изменение состояния линии SDA при высоком уровне на линии SCL. Меж-

ду ними на шину выдаются адресный пакет и данные (рис. 7).

Рис. 7. Транзакция TWI

Адресный пакет содержит адрес ведомого и бит READ/WRITE# и обо-

значается SLA+R или SLA+W соответственно. У адресного пакета как бы су-

ществует еще и девятый бит — бит подтверждения ACK, имеющий низкий уровень, который выдает ведомый как результат распознавания своего адреса.

Когда TWI завершает текущую операцию: выдачу START-условия, ад-

ресного пакета или пакета данных — любую, кроме выдачи STOP-условия,

устанавливается флаг TWINT. Линия SCL остается в низком уровне до тех пор,

пока не будет сброшен флаг TWINT.

Когда TWINT установлен, приложение должно проверить статус в реги-

стре TWSR, если он корректный, загрузить регистр TWDR, а затем TWCR с

установленным битом TWINT для выполнения следующей операции.

Роль ведущего не закрепляется жестко, как в SPI, установкой соответ-

ствующего бита в управляющем регистре, а определяется как раз выдачей

START-условия.

Из дополнительных устройств необходимо всего два нагрузочных рези-

стора, по одному для каждой из линий, через которые они подключаются к по-

ложительному полюсу источника питания, поскольку выходы интерфейса TWI

— это выходы с открытым стоком или коллектором. Такое соединение реали-

зует логическую функцию монтажного И, которая является существенным эле-

ментом функционирования интерфейса TWI. Линия TWI находится в состоянии низкого уровня, когда в этом состоянии хотя бы один из выходов, и в состоянии высокого уровня, когда выходы всех устройств находятся в третьем состоянии.

29

Таким образом, каждое устройство с интерфейсом TWI должно запитываться отдельно.

TWI содержит следующие регистры:

—TWBR, TWI Bit Rate Register, регистр скорости передачи данных в режиме ведущего, задает коэффициент деления частоты для генератора SCL;

—TWDR, TWI Data Register;

—TWAR, TWI (Slave) Address Register;

—TWSR, TWI Status Register;

—TWCR, TWI Control Register.

При передаче в TWDR ведущего записываются поочередно адрес ведомо-

го и данные для него. При приеме из TWDR читаются принятые данные. В ре-

гистр TWAR ведомого записывается его адрес.

Существует четыре главных режима работы TWI:

— ведущий передатчик (Master Transmitter, MT), в этом режиме выдается ад-

ресный пакет SLA+W;

— ведущий приемник (Master Receiver, MR), в этом режиме выдается адрес-

ный пакет SLA+R;

—ведомый передатчик (Slave Transmitter, ST);

—ведомый приемник (Slave Receiver, SR).

Для входа в режим ведущего в TWCR необходимо записать число с уста-

новленными битами TWINT, TWSTA и TWEN.

Для входа в режим ведомого в TWAR необходимо записать адрес ведо-

мого, а в TWCR число с установленными битами TWEA и TWEN. Когда ведо-

мый принимает SLA+W, он входит в режим SR, а когда SLA+R — в режим ST.

В режим ведомого TWI может войти и при потере арбитража в режиме ведуще-

го.

Типичный алгоритм передачи в режиме MT можно описать по шагам следующим образом:

1. Ведущий передает START-условие записью в TWCR значения с установ-

ленными битами TWINT, TWSTA и TWEN.

30