Часть 2 – Описание предлагаемых вариантов реализации узла.
2.1. Схема на основе дешифратора и мультиплексора.
Основу схемы составляет синхронный счётчик по модулю 24, реализованный с помощью стандартного LPM-модуля. На вход счётчика поступают тактовые импульсы от генератора ГТИ. С каждым тактом значение счётчика увеличивается на единицу.
Текущее состояние счётчика поступает на вход дешифратора и комбинационных схем, формирующих выходные сигналы для каждого режима работы устройства. Для каждого режима была реализована собственная комбинационная схема, определяющая моменты появления импульсов в соответствии с заданием.
Выбор требуемого режима работы осуществляется при помощи мультиплексора. Управляющие сигналы мультиплексора задаются процессорной системой. В зависимости от выбранного режима на выход устройства передаётся соответствующая импульсная последовательность.
Для ограничения диапазона счёта использовался параметр modulus библиотечного счётчика, благодаря чему счётчик автоматически сбрасывается после достижения значения 23 и начинает отсчёт заново. Таким образом обеспечивается циклическое повторение выходной последовательности.
Использование готовых LPM-модулей позволило упростить проектирование схемы, сократить количество соединений и ускорить процесс разработки.
2.2. Вариант реализации на примитивных элементах.
Во втором варианте схемы устройство было реализовано без использования готовых библиотечных счётчиков и дешифраторов. Основу устройства составляет самодельный суммирующий счётчик, реализованный на D-триггерах.
Для обеспечения циклической работы схемы был реализован логический узел сброса, определяющий достижение счётчиком конечного состояния. При достижении заданного значения формируется сигнал сброса, переводящий счётчик в начальное состояние. Благодаря этому обеспечивается работа счётчика по модулю 24.
Комбинационные схемы формирования выходных сигналов были реализованы вручную с использованием базовых логических элементов:
AND;
OR;
NOT;
NAND.
Для каждого режима работы была составлена логическая функция, определяющая состояния счётчика, при которых на выходе должен формироваться импульс. Логические функции были реализованы в виде минимизированных дизъюнктивных нормальных форм (ДНФ).
Выбор активного режима работы, как и в первом варианте реализации, осуществляется при помощи мультиплексора. Данный способ реализации потребовал большего количества ручной настройки соединений и более тщательной проверки работы схемы.
Часть 3 - Описание процесса синтеза и моделирования работы предложенных вариантов средствами сапр Quartus II
3.1. Синтез и моделирование узла на основе примитивов.
Заданные последовательности импульсов:
1 |
2 |
3 |
4 |
5 |
6 |
1,9,15, 18 |
3,5,10, 13,19 |
4,8,12, 15,17,23 |
6,11,14, 16,20 |
2,7,10, 15,19 |
— |
Векторы функций для каждого режима:
1 режим |
010000000100000100100000 |
2 режим |
000101000010010000010000 |
3 режим |
000010001000100101000001 |
4 режим |
000000100001001010001000 |
5 режим |
001000010010000100010000 |
Расчет минимизированных ДНФ с помощью карт Карно.
Режим 1: 00001 01001 01111 10010
Минимизированная ДНФ:
Режим 2: 000101000010010000010000
Минимизированная ДНФ:
Режим 3: 000010001000100101000001
Минимизированная ДНФ:
Режим 4: 000000100001001010001000
Минимизированная ДНФ:
Режим 5: 001000010010000100010000
Минимизированная ДНФ:
Комбинационная схема режима 1, выполненная в Quartus II:
Рис. 1 - mode 1
Комбинационная схема режима 2, выполненная в Quartus II:
Рис. 2 - mode 2
Комбинационная схема режима 3, выполненная в Quartus II:
Рис. 3 - mode 3
Комбинационная схема режима 4, выполненная в Quartus II:
Рис. 4 - mode 4
Комбинационная схема режима 5, выполненная в Quartus II:
Рис. 5 - mode 5
Суммирующий счетчик на основе D триггеров так же реализован в отдельном файле. Ниже представлена его схема, реализованная в Quartus II:
Рис. 6 - counter
Получившийся в итоге узел представлен на рис. 7-8.
Рисунок 7
Рис. 8
После компиляции схемы узла, было проведено временное моделирование его работы. Соответствующие результаты представлены на рис. 9.
Рис. 9
Результат компиляции:
Рисунок 9 – результат компиляции
Анализ результата компиляции:
В результате компиляции проекта в среде Quartus II для реализации устройства была выбрана микросхема семейства sn — EPM3032ALC44-4. По результатам синтеза схема использует 10 из 32 доступных макроячеек (31%); Полученные результаты показывают, что разработанное устройство обладает относительно невысокой аппаратной сложностью. Невысокий процент использования макроячеек свидетельствует о достаточно компактной реализации схемы. При этом остаётся запас аппаратных ресурсов для возможного расширения функциональности устройства, добавления новых режимов работы или усложнения алгоритма формирования импульсных последовательностей.
3.2. Синтез и моделирование узла на основе lpm_decode и lpm_counter.
Спроектированный узел представлен на рис. 10 -11.
Рис. 10
Рис. 11
После компиляции схемы узла, было проведено временное моделирование его работы. Соответствующие результаты представлены на рис. 12.
Рис. 12
Результат компиляции:
Рис. 13
Анализ компиляции:
Результаты синтеза демонстрируют эффективность автоматической оптимизации Quartus II, позволяющей минимизировать количество используемых логических элементов и упростить аппаратную реализацию схемы.
Разработанное устройство корректно синтезируется и может быть реализовано на ПЛИС EPM3032ALC44-4 без превышения допустимого объёма аппаратных ресурсов.