ЭИС-2 / ЛР-2 / ЭиС2 №2

Министерство науки и высшего образования Российской Федерации Федеральное государственное автономное образовательное учреждение высшего образования

«ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ» (ТУСУР) Кафедра безопасности информационных систем (БИС)

КОМБИНАЦИОННЫЕ УСТРОЙСТВА

Отчёт по лабораторной работе №2 По дисциплине «Электроника и схемотехника»

Вариант №21

Студент гр.

Руководитель Доцент кафедры

КИБЭВС, к.т.н., доцент

_______Мальчуков А.Н.

___.___.2026

Томск 2026

Введение

Цель работы – научиться применять мультиплексоры, шифраторы и дешифраторы. Постановка задачи:

•Из ЛР1 взять 4 функции:F 21=( A (B C)) D, F 20=(( A B) C) D,

F 19= A (B (C D)), F 18= A (B (C D)). Для них необходимо построить таблицу истинности.

• Собрать схемы на холсте .bdf согласно полученным формулам. Первая функция реализована в виде функции, вторая функция на

дешифраторе, третья функция на мультиплексоре и последняя на СКНФ. Выход должен быть реализован через Lpm_mux.

•Промоделировать схемы в режимах «Timing» и «Functional» так, чтобы в результате каждая функция принимала значения 0 и 1.

•Сделать предположение из-за чего возникает разница в результатах моделирования.

•Сверить с результатами из таблицы истинности и результатом моделирования.

•Повторить эти пункты, только для описания устройств вместо схем на .bdf использовать HDL SV.

•Из ЛР1 взять функции: F 21=( A (B C)) D, F 22= A ((B C) D), ,

F23=( A (B C)) D, F 24= A (B (C D)).

•Составить таблицу истинности для данных функций.

•Составить таблицу истинности для данных функций и для приоритетного шифратора 4-2. Составить формулы для каждого выхода. Согласно закону де Моргана преобразовать формулы в базис ИЛИ-НЕ.

•Собрать схему приоритетного шифратора на холсте .bdf в базисе

И-НЕ.

•Промоделировать схемы в режимах «Timing» и «Functional».

•Собрать схемы на холсте .bdf согласно полученным формулам.

2

Первая функция реализована в виде функции, вторая функция на дешифраторе, третья функция на мультиплексоре и последняя на СКНФ. Выход должен быть реализован через tri_buf.

•Промоделировать схемы в режимах «Timing» и «Functional» так, чтобы в результате каждая функция принимала значения 0 и 1.

•Сделать предположение из-за чего возникает разница в результатах моделирования.

•Сверить с результатами из таблицы истинности и результатом моделирования.

•Повторить эти пункты, только для описания устройств вместо схем на .bdf использовать HDL VHDL (v2).

•Написать выводы о проделанной работе.

3

1 РЕАЛИЗАЦИЯ ФУНКЦИЙ 21, 20, 19, 18

Для функций 21, 20, 19, 18 были составлены схемы на холсте .bdf (рис. 1.1), описаны на SystemVerilog (рис. 1.2) и промоделированы в режимах «Functional» и «Timing» (рис. 1.3-1.4). Также был промоделирован код на SystemVerilog в режимах «Functional» и «Timing» (рис. 1.5-1.6). Схема из RTL viewer для кода HDL представлена на рисунке 1.7.

Выбор результата осуществлен при помощи Lpm_mux. Функции по заданию:

Из-за присутствующей задержки в режиме «Timing» происходят выходы за границы интервала.

Рисунок 1.1 — Схемы на холсте .bdf для функций 21, 20, 19, 18

4

Рисунок 1.2 — Описание на SystemVerilog

Рисунок 1.3 — Моделирование схемы «Functional» для схемы

Рисунок 1.4 — Моделирование схемы «Timing» для схемы

5

Рисунок 1.5 — Моделирование кода «Functional» для SystemVerilog

Рисунок 1.6 — Моделирование кода «Timing» для SystemVerilog

Рисунок 1.7 — Схема из RTL Viewer для кода с функциями из первой части

6

Таблица 1.1 — Таблица истинности

7

2 ПРИОРИТЕТНЫЙ ШИФРАТОР 4-2

Далее по заданию необходимо собрать схему приоритетного шифратора 4-2 с базисом ИЛИ-НЕ на холсте .bdf (рисунок 2.1) и описать на VHDL (рисунок 2.2). Также была составлена таблица истинности. Приоритетный шифратор 4-2 был промоделирован в режимах «Timing» и «Functional» (рисунок 2.3-2.6) Схема из RTL viewer для кода HDL представлена на рисунке 2.6.

Из-за присутствующей задержки в режиме «Timing» происходят выходы за границы интервала.

Таблица 2.1 – Таблица истинности приоритетного шифратора 4-2

Формулы для выходов:

8

Рисунок 2.1 — Схема приоритетного шифратора 4-2

Рисунок 2.2 — Описание на VHDL

Рисунок 2.3 — Моделирование схемы «Functional» для схемы шифратора

9

Рисунок 2.4 — Моделирование схемы «Timing» для схемы шифратора

Рисунок 2.5 — Моделирование кода шифратора «Functional» для VHDL

Рисунок 2.6 — Моделирование кода шифратора «Timing» для VHDL

Рисунок 2.7 — Схема из RTL Viewer для кода шифратора

10