ЭИС-2 / ЛР-2 / ЭиС2 №2

3 РЕАЛИЗАЦИЯ ФУНКЦИЙ 21, 22, 23, 24

Далее в соответствии с вариантом для функций 21, 22, 23, 24 были собраны схемы на холсте .bdf (рисунок 3.1) и описаны на VHDL (v2) (рисунок 3.3) Составлена таблица истинности. Также tri_buf описан на VHDL(рисунок 3.2). Функции были промоделированы в режимах «Timing» и «Functional» (рисунок 3.4-3.7) Схема из RTL viewer для кода HDL представлена на рисунке 3.8.

Выбор результата осуществлен при помощи tri_buf. Функции по заданию:

Из-за присутствующей задержки в режиме «Timing» происходят выходы за границы интервала.

Рисунок 3.1 — Схемы на холсте .bdf для схемы с выбором tri_buf

11

Рисунок 3.2 — Описание tri_buf на VHDL v2

Рисунок 3.3 — Описание на VHDL v2

Рисунок 3.4 — Моделирование схемы «Functional» для схемы с выбором tri_buf

12

Рисунок 3.5 — Моделирование схемы «Timing» для схемы с выбором tri_buf

Рисунок 3.6 — Моделирование кода «Functional» для VHDL v2

Рисунок 3.7 — Моделирование кода «Timing» для VHDL v2

13

Рисунок 3.9 — Схема из RTL Viewer для кода с выходом tri_buf

14

Таблица 3.1 — Таблица истинности

15

Заключение

В ходе лабораторной работы были освоены принципы работы

F 20=(( A B) C) D, F 19= A (B (C D)), F 18= A (B (C D)) первая функция реализована в виде формулы, вторая функция на дешифраторе, третья функция на мультиплексоре и последняя на СКНФ. Для второй части —

функция на дешифраторе, третья функция на мультиплексоре и последняя на СКНФ. Для каждого набора функций составлена общая таблица истинности.

Впервой части выбор результата выполнен через Lpm_mux, во второй

—через tri_buf .

Проведено моделирование в режимах Timing и Functional, результаты совпали с таблицами истинности.

Схемы также описаны на языке HDL SystemVerilog и VHDL(v2). По описаниям получены схемы в RTL Viewer.

Для приоритетного шифратора 4-2 составлена таблица истинности, формулы приведены к базису ИЛИ-НЕ. Собрана и промоделирована схема, результаты совпали. Приоритетный шифратор также описан на VHDL и представлен в виде схемы в RTL Viewer.

16