2 Приоритетный шифратор 4-2
Далее по заданию необходимо собрать схему приоритетного шифратора 4-2 с базисом ИЛИ-НЕ на холсте .bdf (рисунок 2.1) и описать на VHDL (рисунок 2.2). Также была составлена таблица истинности. Приоритетный шифратор 4-2 был промоделирован в режимах «Timing» и «Functional» (рисунок 2.3-2.6) Схема из RTL viewer для кода HDL представлена на рисунке 2.6.
Из-за присутствующей задержки в режиме «Timing» происходят выходы за границы интервала.
Таблица 2.1 – Таблица истинности приоритетного шифратора 4-2
Входы |
Выходы |
|||||
x3 |
x2 |
x1 |
x0 |
A1 |
A0 |
G |
1 |
X |
X |
X |
1 |
1 |
1 |
0 |
1 |
X |
X |
1 |
0 |
1 |
0 |
0 |
1 |
X |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
Формулы для выходов:
|
(2.1) |
|
(2.2) |
|
(2.3) |
Р
исунок
2.1 — Схема приоритетного шифратора 4-2
Рисунок 2.2 — Описание на VHDL
Р
исунок
2.3 — Моделирование схемы «Functional»
для схемы шифратора
Р
исунок
2.4 — Моделирование схемы «Timing»
для схемы шифратора
Р
исунок
2.5 — Моделирование кода шифратора
«Functional» для VHDL
Р
исунок
2.6 — Моделирование кода шифратора
«Timing» для VHDL
Рисунок
2.7 — Схема
из RTL Viewer для кода шифратора
3 Реализация функций 21, 22, 23, 24
Далее в соответствии с вариантом для функций 21, 22, 23, 24 были собраны схемы на холсте .bdf (рисунок 3.1) и описаны на VHDL (v2) (рисунок 3.3) Составлена таблица истинности. Также tri_buf описан на VHDL(рисунок 3.2). Функции были промоделированы в режимах «Timing» и «Functional» (рисунок 3.4-3.7) Схема из RTL viewer для кода HDL представлена на рисунке 3.8.
Выбор результата осуществлен при помощи tri_buf.
Функции по заданию:
|
(3.1) |
|
(3.2) |
|
(3.3) |
|
(3.4) |
Из-за присутствующей задержки в режиме «Timing» происходят выходы за границы интервала.
Рисунок 3.1 — Схемы на холсте .bdf для схемы с выбором tri_buf
Рисунок 3.2 — Описание tri_buf на VHDL v2
Р
исунок
3.3 — Описание на VHDL
v2
Р
исунок
3.4 — Моделирование схемы
«Functional»
для схемы с
выбором tri_buf
Р
исунок
3.5 — Моделирование схемы
«Timing»
для схемы с
выбором tri_buf
Р
исунок
3.6
— Моделирование
кода «Functional»
для VHDL
v2
Р
исунок
3.7
— Моделирование кода
«Timing»
для VHDL
v2
Р
исунок
3.9 — Схема из RTL Viewer для кода с выходом
tri_buf
Таблица 3.1 — Таблица истинности
Входы |
Выходы |
||||||
A |
B |
C |
D |
F24 |
F23 |
F22 |
F21 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |