In t10 Cн r2 iзар t2 iразр Rн r2 t2 Uвых Uвых t t01 0.1u1вых 0.9u1вых u1вых t
Рис.30,а Рис. 30,б
Т2 в открытом состоянии. Поэтому время перехода из состояния 0 в
состояние 1 рассматриваемого элемента недопустимо большое. На рис. 30,б показано, как принято определять длительность переходного процесса, когда напряжение плавно приближается к своему предельному значению и точный момент завершения переходного процесса не определён.
Намного более высокой нагрузочной способностью обладает ТТЛ‑элемент со сложным инвертором, рис. 31.
В таком элементе вместо резистора R2 простейшей схемы включен транзистор Т2. С помощью дополнительного транзистора Т1 осуществляется противофазное управление транзисторами Т2 и ТЗ: когда открыт Т2, ТЗ закрыт и наоборот. Это значительно снижает энергопотребление такого элемента.
Рассмотрим, например, случай подачи на один из входов МЭТ сигнала 0. При этом один из эмиттерных переходов МЭТ открыт, ток через R1 и
Eпит
R2
нагрузка
Д
T3
T2
T1
R4
R3
R1
x1
x2
МЭТ
Рис. 31
открытый переход протекает на землю. В базу Т1 ток не поступает, т.е. он закрыт. Ток в ветви с R2, Tl, R3 ничтожный, напряжение на R2 невелико, потенциал базы Т2 большой и достаточный для отпирания Т2. Напряжение на R3, напротив, небольшое и Т3 закрыт. Ток от плюса источника питания через маленькое вспомогательное сопротивление R4 и открытый Т2 поступает в нагрузку. Так как сопротивление R4 и открытого Т2 намного меньше сопротивления R2 простейшей схемы, допустимо намного меньшее сопротивление нагрузки, заряд емкости нагрузки происходит намного быстрее. Нагрузочная способность такого элемента намного выше, чем у простейшего ТТЛ-элемента.
При подаче сигналов 1 на оба входа эмиттерные переходы МЭТ закроются. Ток от плюса источника через R1 и коллекторный переход МЭТ поступит в базу Т1 и откроет его. Появится ток в ветви с R2, Tl, R3. Напряжение на R3 и на эмиттерном переходе ТЗ станет большим и он откроется. Ёмкость нагрузки быстро разрядится через малое сопротивление открытого ТЗ. Одновременно станет большим и напряжение на R2. В результате потенциал коллектора Т1 и базы Т2 уменьшится и станет недостаточным для отпирания Т2. Поэтому, несмотря на открытое состояние ТЗ, тока в ветви с R4, Т2, D1 и ТЗ практически нет. Нагрузка через открытый Т3 подключена к земле, состояние на выходе – 0.
В результате, один из транзисторов Т2 или Т3 всегда закрыт. Поэтому, как и в КМДП-ключе, «сквозного» тока от источника питания в ветви с этими транзисторами нет, что уменьшает потребление энергии.
4.7. Принципы построения ис запоминающих устройств
В основе ИС запоминающих устройств (в дальнейшем ИС памяти) лежит использование элементов или схем, так называемых ячеек памяти, обладающих двумя устойчивыми электрическими состояниями. Одному из состояний присваивается значение 0, другому 1. Таким образом, ячейка памяти способна хранить 1 бит информации.
Существуют два способа построения (организации) ИС памяти.
При последовательной организации ячейки памяти соединяются одна за другой, последовательно, рис. 32. По сигналу от системы управления каждая ячейка передаёт 0 или 1, которые в ней хранились, следующей ячейке. Одновременно каждая ячейка принимает от ячейки слева 0 или 1 и запоминает их до следующего сигнала управления. Информация как бы продвигается от входа к выходу. Её общее количество равно n бит, n – количество ячеек. Чтобы информация объёмом n бит сохранялась необходимое время, с выхода
Рис. 32
она направляется на вход, т.е. снова и снова проходит по цепочке ячеек. Это означает, что для извлечения из такой памяти всей информации необходимо
время nТ, где Т – интервал времени, через который повторяются управляющие сигналы (тактовый период).
Увеличить объём последовательной памяти можно или удлинением цепочки или использованием нескольких цепочек. Например, для запоминания 64-разрядного числа можно использовать 64 цепочки. Общий объём памяти в этом случае составит 64n бит.
В качестве ячеек последовательной памяти чаще всего используют МДП-транзистор, рис. 33. При замыкании К1 на затвор Тi поступает напряжение от ячейки с Тi-1. Это напряжение высокого уровня, если в Тi-1 хранилась 1. Напряжение будет близким к нулю, если хранился 0. Поэтому входная ёмкость Тi или заряжается или разряжается. Соответственно, канал в Тi или возникнет, или его не будет. Если канал есть, через Ri протекает ток и напряжение на нём соответствует 1. При замыкании К2 это напряжение зарядит входную ёмкость Т i+1, и т. д.
+Eпит
Ri
Ti-1
K2
K1
Ti
Ti+1
Ri+1
Ri-1
-Eпит
Рис. 33
Большим недостатком последовательной памяти является большое время доступа, т.е. время nТ, необходимое для извлечения всей информации из ячеек.
Наиболее распространена память с матричной организацией. В ней возможен одномоментный, так называемый, произвольный доступ к любой из ячеек (Random Access Memory, RAM).
Схема памяти с матричной организацией изображена на рис. 34. Здесь проводники а0, а1, а2, … an образуют так называемую адресную шину. На неё
Рис. 34
подаются некоторые 0 и 1, образующие адрес (номер) двоичного числа, которое нужно извлечь или записать в память. Хранящееся в памяти двоичное число при считывании появляется на шине данных х0, х1, х2, …хm. Если в местах пересечений проводников соединений нет, напряжение высокого уровня от источника питания через сопротивления R поступает на проводники шины данных х0, х1, х2, …хm. В этом случае х0=х1= х2=…=хm= 1. Если, например, в точках А и В есть соединения, то значения х0 и х2 будут зависеть от того, чему равно значение а0 и а1. Например, при а0 = 1 значение х0 останется равным единице. При а1 = 0 напряжение низкого уровня через соединение в узле В поступает на проводник шины данных и поэтому х2 = 0.
Таким образом, записанное в память число х0, х1, х2, … хm зависит от адреса а0, а1, а2, … an и от наличия соединений в местах пересечений проводников. Максимальное количество записанных в память чисел равно количеству возможных адресов 2n (адресное пространство). Разрядность
записанных чисел определяется разрядностью шины данных, т.е. равна m. Число возможных состояний матричной памяти равно числу пересечений. Поэтому потенциально объём информации в матричной памяти может достигать m • n бит.
На самом деле максимальный объём памяти определяется типом ячеек памяти и организацией доступа к ним. Так, простые соединения в точках пересечения делают некоторые адреса неоднозначными, что уменьшает максимальный объём памяти. Например, в схеме рис. 34 при а0 = 1, независимо от значений а1, а2… аn, всегда х0 = 1, т.е. целый ряд адресов содержит одинаковые данные. Способы решения этой проблемы исключительно разнообразны. Один из простейших вариантов заключается в помещении в точки пересечения диодов вместо простых соединений. В этом случае при а0 = 1 значения х0 остаются зависимыми от наличия других соединений на первом проводнике шины данных.
В качестве примера рассмотрим компьютеры с 28-разрядным и с 36-разрядным адресным пространством (n=32 и n=36). Если компьютеры работают с 64-разрядными обрабатываемыми числами (m=64), при полном использовании адресного пространства в первом случае максимальный возможный объём адресуемой памяти составит
m • 2n = 64 • 228 = 4096 Гбит = 524 Мбайт,
во втором случае
m • 2n = 64 • 236 = 32768 Гбит = 4096 Гбайт.