ЭИС2 / ЛБ2 / ЭИС2 Лабораторная работа 2

Министерство науки и высшего образования Российской Федерации Федеральное государственное автономное образовательное учреждение высшего образования

ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ (ТУСУР)

Кафедра комплексной информационной безопасности электронновычислительных систем (КИБЭВС)

КОМБИНАЦИОННЫЕ УСТРОЙСТВА Отчет по лабораторной работе №2

по дисциплине «Электроника и схемотехника» Вариант №2

Студент гр. 7х3-х

_______ ххххххх

17.05.2025

Руководитель Преподаватель КИБЭВС

_______ ххххххх

17.05.2025

Томск 2025

Введение

Целью работы является научиться применять мультиплексоры, шифраторы и дешифраторы.

Постановка задачи:

1. Построить таблицу истинности для следующих функций из ЛР 1:

F24= ∩D, F23= ∩ D, F2= ∩ D, F1= ∩ D;

2.Собрать схему согласно полученным формулам. Одну из функций реализовать на дешифраторе, одну на мультиплексоре, одну через формулу СДНФ/СКНФ, а оставшуюся по заданной в таблице формуле. Согласно варианту, осуществить вывод результата двоичным числом на мультиплексоре;

3.Промоделировать работу схемы в двух режимах и сверить результаты моделирования с составленной таблицей истинности;

4.Повторить пункты 2-3, используя для описания устройств на HDL

VHDL;

5.Построить совмещенную таблицу истинности для следующих функций

из ЛР 1: F5= ∩ D, F4= ∩ D, F3= ∩D, F2= ∩ D;

6.Построить таблицу истинности для приоритетного шифратора 4-2. Составить формулы для каждого выхода. Согласно закону де Моргана преобразовать формулы в базис ИЛИ-НЕ;

7.Собрать схему приоритетного шифратора согласно полученным формулам в базисе. Промоделировать работу схемы. Если моделирование совпадает с таблицей истинности, создать символ для его использования в другой схеме;

8.Собрать схему согласно формулам, полученным в пункте 5. Одну из функций реализовать на дешифраторе, еще одну на мультиплексоре, одну через формулу СДНФ/СКНФ, а оставшуюся по заданной в таблице формуле. Согласно варианту, осуществить выбор результата не двоичным кодом на буфере с тремя состояниями выхода. Использовать полученный в пункте 7 символ приоритетного шифратора;

2

9.Промоделировать работу схемы в двух режимах. Сверить результаты моделирования с составленной таблицей истинности;

10.Повторить пункты 6-9, используя для описания устройств на HDL SystemVerilog по примерам версии v1;

11.Написать выводы о проделанной работе.

3

1 РЕАЛИЗАЦИЯ ФУНКЦИЙ 24, 23, 2 и 1

Для функций, заданных по варианту, была составлена таблица истинности (таблица 1.1).

Таблица 1.1 – Таблица истинности для F24, F23, F2, F1

Функция F24 будет реализована на дешифраторе, так как нулей в результатах функции меньше, то реализация осуществляется «по нулям».

4

Функция F23 будет реализована через формулу СКНФ. Функция F2 будет реализована по собственной заданной формуле. Функция F1 будет реализована на мультиплексоре lpm_mux. Вывод результата будет осуществляться двоичным числом на мультиплексоре. Схема, построенная по указанным входным данным, представлена на рисунке 1.1 – рисунке 1.2.

Рисунок 1.1 – Фрагмент схемы с функциями F24, F2 и F1

Рисунок 1.2 – Фрагмент схемы с функцией F23 и выводом результата

Для функций были заданы следующие комбинации входных данных

(переменных A, B, C, D):

• F24: (0;0;1;0) для 1, (0;0;1;1) для 0;

5

•F23: (0;1;0;1) для 1, (0;1;1;0) для 0;

•F2: (0;0;0;1) для 1, (0;0;0;0) для 0;

•F1: (1;0;0;1) для 1, (1;0;0;0) для 0.

Было проведено моделирование схемы в двух режимах, результаты представлены на рисунке 1.3 и рисунке 1.4.

Рисунок 1.3 – Моделирование в режиме с задержкой

Рисунок 1.4 – Моделирование в функциональном режиме

Далее схема была описана на HDL VHDL. Результат представлен на рисунке 1.5 – рисунке 1.6.

Рисунок 1.5 – Реализация на VHDL

6

Рисунок 1.6 – Реализация на VHDL

По данному коду было построено схемотехническое представление при помощи инструмента RTL Viewer (рисунок 1.7).

Рисунок 1.7 – Схема по коду в RTL Viewer

7

Работа схемы, описанной в виде кода, также была промоделирована в двух режимах (рисунок 1.8 – рисунок 1.9). Комбинации входных данных аналогичны тем, что использовались при прошлом моделировании.

Рисунок 1.8 – Моделирование в режиме с задержкой

Рисунок 1.9 – Моделирование в функциональном режиме

Можно заметить, что результаты моделирования, проведенного по изначальной схеме и по коду, написанному на языке VHDL, абсолютно идентичны, а также совпадают с построенной таблицей истинности, из чего можно сделать вывод, что построение и моделирование схемы было произведено без ошибок.

8

2 ПРИОРИТЕТНЫЙ ШИФРАТОР 4-2

Таблица 2.1 представляет собой таблицу истинности приоритетного шифратора 4-2.

Таблица 2.1 – Таблица истинности приоритетного шифратора 4-2

Ниже представлены формулы для выходов с преобразованием в базис ИЛИ-НЕ:

G= 3 2 1 0= 3 2 1 0;

E0=x3∩x2∩x1∩x0=x3 x2 x1 x0; a2=x3 x3 x2 x1;

a1=x3 x3 x2.

Схема приоритетного шифратора, построенная по базисным формулам, приведена на рисунке 2.1.

9

Рисунок 2.1 – Схема приоритетного шифратора 4-2

На рисунке 2.2 – рисунке 2.3 представлено моделирование работы данной схемы в двух режимах.

Рисунок 2.2 – Моделирование в режиме с задержкой

Рисунок 2.3 – Моделирование в функциональном режиме

Результаты моделирования совпали с таблицей истинности, был создан символ реализующий собранную схему приоритетного шифратора 4-2.

На рисунке 2.4 представлена реализация приоритетного шифратора 4-2 на

HDL SystemVerilog(v1).

10