Рисунок 2.4 – Реализация на SystemVerilog(v1)
На рисунке 2.5 – рисунке 2.6 представлено моделирование работы программы в двух режимах.
Рисунок 2.5 – Моделирование в режиме с задержкой
Рисунок 2.6 – Моделирование в функциональном режиме
По данному коду было построено схемотехническое представление при помощи инструмента RTL Viewer (рисунок 2.7).
Рисунок 2.7 – Схема по коду в RTL Viewer
11
Можно заметить, что результаты моделирования, проведенного по изначальной схеме и по коду, написанному на языке HDL SystemVerilog(v1), абсолютно идентичны, а также совпадают с построенной таблицей истинности, из чего можно сделать вывод, что построение и моделирование схемы было произведено без ошибок.
12
3 РЕАЛИЗАЦИЯ ФУНКЦИЙ 5, 4, 3 и 2
Для функций, заданных по варианту, была составлена таблица истинности (таблица 3.1).
Таблица 3.1 – Таблица истинности для F5, F4, F3, F2
|
Входы |
|
|
|
Выходы |
|
||
|
|
|
|
|
|
|
|
|
A |
B |
|
C |
D |
F5 |
F4 |
F3 |
F2 |
|
|
|
|
|
|
|
|
|
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
0 |
0 |
|
0 |
1 |
0 |
1 |
0 |
1 |
|
|
|
|
|
|
|
|
|
0 |
0 |
|
1 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
0 |
0 |
|
1 |
1 |
0 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
|
0 |
1 |
|
0 |
0 |
1 |
0 |
1 |
0 |
|
|
|
|
|
|
|
|
|
0 |
1 |
|
0 |
1 |
0 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
|
0 |
1 |
|
1 |
0 |
0 |
0 |
1 |
1 |
|
|
|
|
|
|
|
|
|
0 |
1 |
|
1 |
1 |
0 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
|
1 |
0 |
|
0 |
0 |
1 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
|
1 |
0 |
|
0 |
1 |
1 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
|
1 |
0 |
|
1 |
0 |
1 |
0 |
1 |
1 |
|
|
|
|
|
|
|
|
|
1 |
0 |
|
1 |
1 |
1 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
|
1 |
1 |
|
0 |
0 |
1 |
0 |
1 |
1 |
|
|
|
|
|
|
|
|
|
1 |
1 |
|
0 |
1 |
1 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
|
1 |
1 |
|
1 |
0 |
1 |
0 |
1 |
1 |
|
|
|
|
|
|
|
|
|
1 |
1 |
|
1 |
1 |
1 |
1 |
1 |
1 |
|
|
|
|
|
|
|
|
|
Функция F2 будет реализована на дешифраторе, так как нулей в результатах функции меньше, то реализация осуществляется «по нулям».
13
Функция F3 будет реализована через формулу СКНФ. Функция F4 будет реализована по собственной заданной формуле. Функция F5 будет реализована на мультиплексоре lpm_mux. Вывод результата будет осуществляться двоичным числом на мультиплексоре. Схема, построенная по указанным входным данным, представлена на рисунке 3.1 – рисунке 3.2.
Рисунок 3.1 – Фрагмент схемы с функциями F5, F4, F2 и приоритетным шифратором
Рисунок 3.2 – Фрагмент схемы с функцией F3 и выводом результата
Для функций были заданы следующие комбинации входных данных
(переменных A, B, C, D):
14
•F5: (1;0;0;0) для 1, (0;1;1;1) для 0;
•F4: (0;1;0;1) для 1, (0;1;1;0) для 0;
•F3: (0;0;1;1) для 1, (0;0;1;0) для 0;
•F2: (0;0;0;1) для 1, (0;0;0;0) для 0.
Было проведено моделирование схемы в двух режимах, результаты
представлены на рисунке 3.3 и рисунке 3.4.
Рисунок 3.3 – Моделирование в режиме с задержкой
Рисунок 3.4 – Моделирование в функциональном режиме
Далее схема была описана на HDL SystemVerilog(v1). Результат представлен на рисунке 3.5 и рисунке 3.6.
Рисунок 3.5 – Реализация буфера с тремя состояниями выхода
15
Рисунок 3.6 – Реализация на SystemVerilog(v1)
На рисунке 3.7 – рисунке 3.8 представлено моделирование работы программы в двух режимах.
Рисунок 3.7 – Моделирование в режиме с задержкой
16
Рисунок 3.8 – Моделирование в функциональном режиме
По данному коду было построено схемотехническое представление при помощи инструмента RTL Viewer (рисунок 3.9).
Рисунок 3.9 – Схема по коду в RTL Viewer
Можно заметить, что результаты моделирования, проведенного по изначальной схеме и по коду, написанному на языке HDL SystemVerilog(v1),
17
абсолютно идентичны, а также совпадают с построенной таблицей истинности, из чего можно сделать вывод, что построение и моделирование схемы было произведено без ошибок.
18
Заключение
В ходе выполнения данной лабораторной работы были получены навыки использования мультиплексоров, шифраторов и дешифраторов. Была промоделирована работа схем, построенных по функциям. Функции были реализованы на дешифраторах, мультиплексорах, а также через формулы СДНФ/СКНФ.
19