lb3

2

Введение

Цель работы: научиться создавать мультиплексоры и демультиплексоры на разных базисах, а также реализовывать функцию на мультиплексоре и дешифраторе.

1.Составить таблицы истинности для схем mux 4-1, mux 8-2, dmux 1-8, dmux 1-16 и для X and Y xor Z xor W. Написать формулы для всех выходов в СДНФ или СКНФ. Привести формулы к требуемому базису согласно варианту.

2.Собрать схемы согласно полученным формулам. Согласно варианту создать блок большей размерности на основе полученного блока.

3.Создать две схемы, которые реализуют функцию по формуле из варианта задания ЛБ1: одна схема на основе мультиплексора, а вторая схема на основе дешифратора.

4.Промоделировать работу всех схем в двух режимах. Сделать предположение, из-за чего возникает разница в результатах моделирования разных режимов и почему.

5.Сверить результаты моделирования с составленными таблицами истинностями.

6.Повторитьп. 2, только для описания устройств вместо схем на холстах

.bdf, используя заданный вариантом HDL. При масштабировании использовать модульное подключение.

7.Написать выводы о проделанной работе

3

1 МУЛЬТИПЛЕКСОР 4-1

1.1 Таблица истинности

Таблица 1.1 – Таблица истинности mux 4-1

1.2 Формулы

( ̅̅̅̅ ̅̅̅̅) ( ̅̅̅̅ ) ( ̅̅̅̅) ( )

= ( 0 ∩ 1 ∩ 0 1 ∩ 1 ∩ 0 2 ∩ 1 ∩ 0 3 ∩ 1 ∩ 0 ) ∩

1.3 Функциональная схема

На рисунке 1.1 представлена функциональная схема mux 4-1.

Рисунок 1.1 – Функциональная схема mux 4-1

1.4 Моделирование функциональной схемы

На рисунках 1.2–1.3 представлены результат моделирования mux 4-1 в

двух режимах.

4

Рисунок 1.2 – Результат моделирования mux 4-1 (Timing)

Рисунок 1.3 – Результат моделирования mux 4-1 (Functional)

Результат моделирования совпадает с таблицей истинности.

1.5 Код на HDL

На рисунке 1.4 представлен код описания mux 4-1 на System Verilog.

5

Рисунок 1.4 – Код описания mux 4-1 на System Verilog

1.6 Схема RTL Viewer

На рисунке 1.5 представлена схема из RTL Viewer.

Mux0

MUX

E

Рисунок 1.5 – Схема из RTL Viewer

1.7 Моделирование устройства, описанного кодом HDL

На рисунках 1.6 – 1.7 представлены результаты моделирования mux 4-1,

описанного на System verilog.

Рисунок 1.6 – Результат моделирования кода mux 4-1 (Timing)

Рисунок 1.7 – Результат моделирования кода mux 4-1 (Functional)

6

Результат моделирования совпадает со значениями из таблицы истинности, представленной в таблице 1.1.

1.8 Таблица истинности для mux 8-2

Таблица 1.2 – Таблица истинности mux 8-2

1.9 Функциональная схема для mux 8-2

На рисунке 1.8 представлена функциональная схема mux 8-2.

Рисунок 1.8 – Функциональная схема mux 8-2

1.10 Моделирование функциональной схемы

На рисунках 1.9–1.10 представлены результат моделирования mux 8-2 в

двух режимах.

7

Рисунок 1.9 – Результат моделирования mux 8-2 (Timing)

Рисунок 1.10 – Результат моделирования mux 8-2 (Functional)

Результат моделирования совпадает с таблицей истинности.

1.11 Код на HDL

На рисунке 1.11 представлен код описания mux 8-2 на System verilog.

Рисунок 1.11 – Код описания mux 8-2 на System Verilog

8

1.12 Схема RTL Viewer

На рисунке 1.12 представлена схема из RTL Viewer.

Рисунок 1.12 – Схема из RTL Viewer

1.13 Моделирование устройства, описанного кодом HDL

На рисунке 1.13-1.14 представлены результаты моделирования mux 8-2,

описанного на System verilog.

Рисунок 1.13 – Результат моделирования кода mux 8-2 (Timing)

9

Рисунок 1.14 – Результат моделирования кода mux 8-2 (Functional)

Результат моделирования совпадает со значениями из таблицы истинности, представленной в таблице 1.2.

2 ДЕМУЛЬТИПЛЕКСОР 1-8

2.1 Таблица истинности

Таблица 2.1 – Таблица истинности dmux 1-8

2.2 Формулы

̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̅̅̅̅ ̅̅̅̅ ̅̅̅̅

0 = ∩ 2 ∩ 1 ∩ 0 ∩ 0

̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̅̅̅̅ ̅̅̅̅

1 = ∩ 2 ∩ 1 ∩ 0 ∩ 1

̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̅̅̅̅ ̅̅̅̅

2 = ∩ 2 ∩ 1 ∩ 0 ∩ 2

̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̅̅̅̅

3 = ∩ 2 ∩ 1 ∩ 0 ∩ 3

̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̅̅̅̅ ̅̅̅̅

4 = ∩ 2 ∩ 1 ∩ 0 ∩ 4

̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̅̅̅̅

5 = ∩ 2 ∩ 1 ∩ 0 ∩ 5

̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̅̅̅̅

6 = ∩ 2 ∩ 1 ∩ 0 ∩ 6

10

̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿̿

7 = ∩ 2 ∩ 1 ∩ 0 ∩ 7

2.3 Функциональная схема

На рисунке 2.1 представлена функциональная схема dmux 1-8.

Рисунок 2.1 – Функциональная схема dmux 1-8

2.4 Моделирование функциональной схемы

На рисунках 2.2–2.3 представлены результаты моделирования dmux 1-8

в двух режимах.

Рисунок 2.2 – Результат моделирования dmux 1-8 (Timing)