lb3

11

Рисунок 2.3 – Результат моделирования dmux 1-8 (Functional)

Результат моделирования совпадает с таблицей истинности.

2.5 Код на HDL

На рисунке 2.4 представлен код описания dmux 1-8 на System verilog.

Рисунок 2.4 – Код описания dmux 1-8 на System verilog

12

2.6 Схема RTL Viewer

На рисунке 2.5 представлена схема из RTL Viewer.

0 0

DECODER

1

D~2

0 0

1

D~3

1

D~4

0 0

1

D~5

0 0

1

D~6

0 0

1

D~7

Рисунок 2.5 – Схема из RTL Viewer

2.7 Моделирование устройства, описанного кодом HDL

На рисунке 2.6-2.7 представлены результаты моделирования dmux 1-8,

описанного на System verilog.

13

Рисунок 2.6 – Результат моделирования кода dmux 1-8 (Timing)

Рисунок 2.7 – Результат моделирования кода dmux 1-8 (Functional)

Результат моделирования совпадает со значениями из таблицы истинности, представленной в таблице 2.1.

2.8 Таблица истинности для dmux 1-16

Таблица 2.2 – Таблица истинности dmux 1-16

14

2.9 Функциональная схема для dmux 1-16

На рисунке 2.8 представлена функциональная схема dmux 1-16 на основе dmux 1-8.

Рисунок 2.8 – Функциональная схема dmux 1-16

2.10 Моделирование для dmux 1-16

На рисунках 2.9–2.10 представлены результат моделирования dmux 1- 16 в двух режимах.

15

Рисунок 2.9 – Результат моделирования dmux 1-16 (Timing)

Рисунок 2.10 – Результат моделирования dmux 1-16 (Functional)

Результат моделирования совпадает с таблицей истинности.

2.11 Код на HDL

На рисунке 2.11 представлен код описания dmux 1-16 на System verilog.

Рисунок 2.11 – Код описания dmux 1-16 на System verilog

16

2.12 Схема из RTL Viewer

На рисунке 2.12 представлена схема из RTL Viewer.

Рисунок 2.12 – Схема из RTL Viewer для нарощенного устройства

2.13 Моделирование устройства, описанного кодом HDL

На рисунках 2.13–2.14 представлены результат моделирования dmux 1- 16, описанного на system verilog.

Рисунок 2.13 – Результат моделирования dmux 1-16 (Timing)

17

Рисунок 2.14 – Результат моделирования dmux 1-16 (Functional)

3 РЕАЛИЗАЦИЯ ФУНКЦИИ

Таблица 3.1 — Функция из лабораторной работы 1

18

3.1 Функциональная схема на MUX

На рисунке 3.1 представлена функциональная схема на MUX.

Рисунок 3.1 – Функциональная схема на MUX

3.2 Функциональная схема на DC

На рисунке 3.2 представлена функциональная схема на DC.

Рисунок 3.2 – Функциональная схема на DC

19

3.3 Моделирование функции

На рисунках 3.3–3.4 представлены результат моделирования функции в двух режимах.

Рисунок 3.3 – Результат моделирования функции (Timing)

Рисунок 3.4 – Результат моделирования функции (Functional)

20

Заключение

В ходе данной лабораторной работы были получены навыки создания мультиплексоров и демультиплексоров. Также были собраны и промоделированы схемы mux 4-1, mux 8-2, dmux 1-8, dmux 1-16 и была реализована функция X and Y xor Z xor W на основе мультиплексора и дешифратора. Эти схемы были описаны на языке System verilog.