4 семестр / Болтушкин Л.С., группа 712-2, лабораторная 4

Введение

Целью данной лабораторной работы является изучение совместного

применения устройства средней степени интеграции.

Задачи:

1.Разработать структурную схему устройства;

2.Описать составные части схемы;

3.Составить таблицы функционирования операционного блока;

4.Создать схему реализации вычислительного блока, выполняющего заданные операции и осуществляющего прием входных данных и выдачу результата, согласно варианту;

5.Организовать прием и выдачу данных, согласно варианту, используя встроенные блоки регистров и счетчиков (lpm_dff, lpm_shiftreg, lpm_counter, MUX);

6.Составить план моделирования в виде двух столбцов таблицы:

входные данные и выходные данные. Использовать для каждой операции по

два различных набора данных;

7.Промоделировать работу схемы в двух режимах. Провести анализ результатов моделирования разных режимов;

8.Сверить результаты моделирования с составленными таблицами истинности;

9.Повторить п. 4 – 8, только для описания устройств вместо схем на холстах .bdf использовать заданный вариантом HDL;

10.Написать выводы о проделанной работе.

Задание по варианту:

Прием: Е – , L P, R s;

1)Выдача: E +, U L, RD 1;

2)Операции: задача 8, ОР1 А ∩ ̅, OP2 A + B;

3)HDL: System Verilog.

2

1 Ход работы

Была построена функциональная схема (рисунок 1.1).

Рисунок 1.1 – Функциональная схема

Также были построены таблицы истинности для 3 операций.

При вводе кода «01», согласно варианту, выполняется задача №8 – «Разработать схему декодирования Commodore GCR-кода в двоичное число. При несовпадении входного символа с таблицей установить выход FB=1».

Таблица истинности для задачи представлена ниже.

Таблица 1 – Таблица истинности для задачи №8

При вводе кода «10», согласно варианту, выполняется операция конъюнкции слов А и инверсного В. Таблица истинности для данной задачи представлена в таблице 2.

Таблица 2 – Таблица истинности для конъюнкции слов А и инверсного В.

При вводе кода «11», согласно варианту, выполняется операция сложения слов А и В. Таблица истинности для данной задачи представлена ниже.

4

Таблица 3 – Таблица истинности для суммы

Также была построена схема на холсте .bdf. Схема представлена на рисунках 1.2 – 1.4.

Рисунок 1.2 – Первая часть схемы

5

В таблице 4 представлен план моделирования. Таблица 4 – План моделирования

После построения схемы было проведено моделирование в двух режимах Timing и Functional. Результаты моделирования представлены на рисунках 1.5 – 1.6.

Рисунок 1.5 – Результат моделирования в режиме Timing

7

Рисунок 1.6 – Результат моделирования в режиме Functional

Также был написан код HDL на System Verilog. Данный код представлен на рисунках 1.7 – 1.11.

Рисунок 1.7 – Код на System Verilog, часть 1

8

Рисунок 1.9 – Код на System Verilog, часть 3

Рисунок 1.10 – Код на System Verilog, часть 4

10