4 семестр / Болтушкин Л.С., группа 712-2, лабораторная 4

Рисунок 1.11 – Код на System Verilog, часть 5

После компилирования кода было проведено моделирование в двух режимах Timing и Functional, представленные на рисунках 1.12 и 1.13.

Рисунок 1.12 – Моделирование кода в режиме Timing

Рисунок 1.13 – Моделирование кода в режиме Functional

11

Заключение

В ходе выполнения лабораторной работы были получены умения совместно применять устройства средней степени интеграции, была построена схема устройства средней степени интеграции и описано устройство на System Verilog.

12