4 семестр / Болтушкин Л.С., группа 712-2, лабораторная 1.docx

Введение

Целью данной лабораторной работы является изучение основных инструментов САПР QuartusII и умение моделировать в ней работу схем на основе простых логических элементов.

Задачи:

1. Собрать на холсте или разных холстах .bdf и промоделировать работу схем 2И(AND), 2ИЛИ (OR), 2искл.ИЛИ (XOR), 2И-НЕ (NAND), 2ИЛИ-НЕ

(NOR) и 2искл.ИЛИ-НЕ (XNOR) по аналогии с примером в методических указаниях в двух режимах;

2.Описать логические элементы и п.1 на HDL согласно варианту задания, в одном или разных модулях, в зависимости от того, как выполняется п.1, и промоделировать эти схемы;

3.Собрать схему на отдельном холсте .bdf для выражения из таблицы согласно варианту 4;

4.Промоделировать ее работу в двух режимах и сделать предположение,

из-за чего возникает разница в результате моделирования разных режимов и

почему;

5.Выполнить п.3 и п.4 только с помощью HDL согласно варианту;

6.Составить таблицу истинности для выражения из таблицы согласно варианту 4, сверить результаты моделирования с составленной таблицей истинности;

7.Написать выводы о проделанной работе.

2

1 Ход работы

1.1 Первоначальная настройка программы

На рисунке 1.1 показаны настройки создаваемого проекта в QuartusII.

Рисунок 1.1 – Настройки проекта

На рисунке 1.2 показан графический редактор.

Рисунок 1.2 – Запуск графического редактора

3

1.2 Работа с логическими элементами и сборка схем

Сборка схемы 2И(AND) показана на рисунке 1.3

Рисунок 1.3 – Схема 2И

Перед компиляцией проекта были сделаны некоторые настройки

(рисунок 1.4).

Рисунок 1.4 – Настройки девайса

4

Затем была сделана компиляция проекта, после которой можно приступить к моделированию (рисунок 1.5).

Рисунок 1.5 – Компиляция проекта

Для удобства отображения результатов тестирования был выставлен шаг сетки равный 100нс через Edit-Grid Size (рисунок 1.6).

Рисунок 1.6 – Настройка шага временной сетки

Также была установлено предельное время моделирования 10

микросекунд через Edit-End Time (рисунок 1.7).

5

Рисунок 1.7 – Окно установки предельного времени моделирования

Результаты моделирования с задержкой представлены на рисунке 1.8.

Рисунок 1.8 – Результаты моделирования с задержкой

6

Для исключения задержек на логических элементах необходимо нажать

Processing-Simulation Tool и выбрать Functional в Simulation mode (рисунок

1.9).

Рисунок 1.9 – Переключение режима моделирования в «Функциональный»

Результаты моделирования без задержки представлены на рисунке 1.10.

7

Рисунок 1.10 – Результаты моделирования без задержки

Код HDL представлен на рисунке 1.11.

Рисунок 1.11 – HDL код 2И

Сборка схемы 2ИЛИ (OR) представлена на рисунке 1.12.

Рисунок 1.12 – Сборка схемы 2ИЛИ

Результаты моделирования с задержкой представлены на рисунке 1.13.

8

Рисунок 1.13 – Результаты моделирования с задержкой

Результаты моделирования без задержки представлены на рисунке 1.14.

Рисунок 1.14 – Результаты моделирования без задержки

Код HDL описан на рисунке 1.15

Рисунок 1.15 – HDL код 2ИЛИ

9

Сборка схемы 2 ИСКЛ. ИЛИ (XOR) показана на рисунке 1.16.

Рисунок 1.16 – Сборка схемы 2 ИСКЛ. ИЛИ

Результаты моделирования с задержкой представлены на рисунке 1.17.

Рисунок 1.17 – Результаты моделирования с задержкой

Результаты моделирования без задержки (рисунок 1.18).

Рисунок 1.18 – Результаты моделирования без задержки

Код HDL описан на рисунке 1.19.

10