билеты_41_81

Билет 71.

Шифраторы и дешифраторы. Арифметические цифровые устройства

Шифраторы выполняют операцию преобразования кодов. Например, преобразование десятичного числа в его двоично-десятичный аналог. Структурная схема такого шифратора приведена на рис.7.3.4.

Рис.7.3.4. Структурная схема шифратора (а) и его условное обозначение (б).

Дешифратор выполняет обратную операцию преобразования кодов. Например, преобразование двоично-десятичного кода в десятичный аналог. Структурная схема такого дешифратора приведена на рис.7.3.5.

Рис.7.3.5. Структурная схема дешифратора (а) и его условное обозначение (б).

7.3.2. Арифметические цифровые устройства

Рассмотрим одноразрядное сложение двоичных чисел.

а). Арифметическое устройство сложения по модулю 2 (исключительное “ИЛИ”)

Устройством сложения по модулю 2 называется логический элемент, имеющий 2 (два) входа и 1 (один выход), функциональная характеристика которого описывается таблицей истинности, изображенной на рис.7.3.6.

а структурная схема вид, изображенный на рис.7.3.6,в. Для сокращения формата структурных схем, содержащих исключительные “ИЛИ”, используется условное обозначение логического устройства сложения по модулю 2, приведенное на рис.7.3.6,г.

б). Одноразрядный полусумматор

Полусумматором называется арифметическое устройство, имеющее два входа и два выхода, один из которых служит для вывода результата суммы значений одного

разряда слагаемых Y1, а второй – для переноса единицы в следующий разряд Yi. Таблица истинности полусумматора приведена на рис.7.3.7,а.

Рис.7.3.7. Таблица истинности (а), карта Карно для выхода Y1 (б), карта Карно для

выхода Yi (в), структурная схема (г) и условное обозначение (д) полусумматора. Структурная формула для выходной функции Y1 в соответствии с картой Карно

будет иметь вид Y1 = x1 Å x2 ,

Билет 73.Асинхронный и синхронный RS – триггеры.

а). Асинхронный RS – триггер

Условное графическое обозначение RS-триггера приведено на рис.7.4.1,а, а его структурная схема на двух логических элемента “2ИЛИ - НЕ” на рис.7.4.1,б.

При подаче на оба входа уровня логического нуля на выходах триггера сохраняются предыдущее уровни выходных сигналов (режим хранения информации).

б). Синхронный RS – триггер

Условное графическое обозначение синхронного RS-триггера (а) и его структурная схема с использованием логических элементов “2ИЛИ - НЕ” (б) приведены на рис.7.4.4.

Синхронный RS-триггер отличается от обычного RS-триггера наличием 3-его (синхронизирующего) входа, на который подаются тактовые (синхронизирующие) импульсы. При этом синхронизирующие импульсы не оказывают никакого влияния на состоянивыхода Q, когда на обоих входах установлен уровень логического нуля. При наличии тактовых (синхронизирующих) импульсов работа схемы не отличается от

а)

С

1

S

б)

Рис.7.4.4. Условное обозначение синхронного RS-триггера (а) и его структурная схема (б).

работы обычного RS-триггера.

Таблица истинности синхронного RS-триггера приведена на рис.7.4.5. Из таблицы видно, что перевод триггера в состояние 1 осуществляется уровнем логической 1 на входе S, а в состояние 0 – уровнем логической 1 на входе R.

Q

Режимы работы

СRSQХранения Q 100QУстановка 1 10110Установка 0

11001Запрещенный

11100

Рис.7.4.5. Таблица истинности синхронного RS-триггера.

Билет 74. Синхронный D – триггер и JK – триггер.

Синхронный D – триггер

Структурная схема D-триггера (а) и его условное обозначение (б) приведены на рис.7.4.7.

Рис.7.4.7. Структурная схема синхронного D-триггера (а) и его условное обозначение (б).

Триггер управляется единственным сигналом, поступающим на его вход D. Благодаря инвертору запрещенное соотношение сигналов невозможно на входах R и S. Таблица истинности синхронного D-триггера приведена на рис.7.4.8. Стрелка направленная вверх показывает, что срабатывание D-триггера происходит по перепаду тактового импульса от низкого уровня к высокому, т.е. по положительному фронту тактового импульса.

D-триггер еще называют триггером с задержкой. Информационный сигнал, поступающий на вход триггера задерживается на один такт (период следования тактовых импульсов), прежде чем появиться на выходе.

работыCDQn+1Установка1110Установка 0001

Рис.7.4.8. Таблица истинности синхронного D-триггера.

JK – триггер

В этом триггере устранена неопределенность, имеющая место в RS-триггере при подаче на входы R и S уровней логической единицы. JK-триггер можно получить из