контроля/статуса частоты
(MCCSR)
• доступен для чтения и записи, состояние после сброса: 0000 0000 (00h).
Биты 7:2 = Зарезервированы, должны сохранятся очищенными.
•Bit 1 = MCO (Main Clock Out enable) читается и записывается ПО и очищается аппаратными средствами после сброса.
•MCO = 0: запрещение вывода частоты на главную целевую линию I/O порта. MCO= 1: разрешение вывода частоты.
•Bit 0 = SMS (Slow Mode select) читается и записывается ПО и очищается аппаратными средствами после сброса.
•SMS = 0: Нормальный режим (fCPU = fOSC).
•SMS = 1: Медленный режим (fCPU = fOSC/32).
RC Control Register (RCCR)
•доступен для чтения и записи, состояние после сброса: 1111 1111 (FFh).
•Биты 7: 0 = CR [7: 0]: биты регулирования частоты RC генератора с 1% точностью.
•00h = максимальная доступная частота. FFh = самая низкая доступная частота.
•Приложение может хранить исправленное значение в
EEPROM для каждого диапазона напряжений и записывать их в этот регистр при запуске.
Управление
последовательностью сброса
Менеджер последовательности сброса включает три источника СБРОСА (RESET) (рис. 2.4).
•Внешний источник импульса сброса.
•Внутренний LVD Reset (Обнаружение низкого напряжения).
•Внутренний WATCHDOG RESET.
Примечание. Cброс также может быть
вызван при обнаружении незаконного кода
операции или кода пред байта.
Рис. 2.4. Блок-схеме RESET
Источники RESET
Эти источники действуют на вывод RESET, формируя низкий уровень сигнала в течение фазы задержки. Вектор подпрограммы обслуживания СБРОСА установлен в адресах FFFEh-FFFFh памяти ST7.
• |
Основная последовательность СБРОСА |
|
состоит из 3 фаз (рис. 2.5): |
|
- Активная фаза (зависит от источника |
|
СБРОСА). |
|
- Задержка 256 или 4096 циклов частоты |
|
CPU (зависит от источника частоты). |
|
- Фаза вектора подпрограммы |
|
обслуживания СБРОСА. |
Рис. 2.5. Фазы Сброса
Фаза задержки Сброса
•256 или 4096 задержек цикла часов центрального процессора необходимы для стабилизации генератора и гарантируют восстановление состояния, которое имело место до сброса. Короткая или более длинная задержка цикла часов автоматически выбирается в зависимости от источника часов.
•Выбор источника осуществляется байтом выбора (option byte).
Блок управления целостностью
системы 1/4
• содержит датчики напряжения LVD и AVD, управляемые регистром SICSR (рис. 2.8). 
•Датчик низковольтного напряжения (LVD) производит статический сброс, когда напряжение питания VDD становится ниже значения VIT-(LVD).
•Значение порога напряжения AVD – относительно к порогу LVD, формируется байтом выбора.
•В случае снижения напряжения, прерывание от
AVD действует как раннее обнаружение, позволяя ПО благополучно выполнить закрытие прежде, чем LVD перезагрузит микроконтроллер (рис. 2.8).
2/4
Рис. 2.8. Блок схема управления питанием и RESET
Регистр управления
целостностью системы
• Регистр SICSR (System Integrity 3/4 Control/Status Register) доступен по чтению и записи, состояние после сброса: 0000 0xx0 (0xh).
•Биты 7:5 = 000 (зарезервированы).
•Бит 4 = WDGRF указывает, что последний Сброс был произведен сторожевым счетчиком.
•Бит 3 = LOCKED устанавливается автоматически, когда PLL достигает своей операционной частоты.