Лекция 10 Организация подсистем прямого
доступа к памяти
Общие принципы организации ПДП
Режим ПДП является скоростным способом обмена, который реализуется с помощью специальных аппаратных средств – контроллеров ПДП, освобождая центральный процессор (ЦП) от рутинных операций.
Контроллер ПДП программируется центральным процессором. В его регистровые структуры заносится информация, необходимая для управления обменом данными, т.е. программируется:
•Направление обмена ( чтение ОЗУ запись во ВУ или чтение ВУ запись в ОЗУ);
•Начальный адрес ячейки ОЗУ, предназначенных для обмена данными;
•Объем данных, предназначенных для обмена данными;
•Контроллер ПДП имеет счетчик адреса ОЗУ, счетчик циклов ПДП, схему формирования пар сигналов чтения/записи памяти и портов.
•В режиме ПДП контроллер или подсистема ПДП, созданная на их основе, управляет обменом данными
Функции контроллера ПДП
• |
Принять запросы DREQ от ВУ, определить приоритетный |
• |
запрос. |
Сформировать запрос HRQ к CPU на захват шин. |
|
• |
Принять сигнал HLDA, подтверждающий факт отключения ЦП |
|
от шин. |
• |
Сформировать сигнал DACK, сообщающий ВУ о начале |
|
выполнения циклов ПДП. |
• |
Сформировать адрес ячейки памяти, предназначенный для |
• |
обмена. Выработать сигналы управление обменом. |
По окончании цикла ПДП либо повторить его, изменив адрес, |
|
|
либо прекратить ПДП, снятием запроса. |
• |
Циклы ПДП выполняются с последовательно расположенными ячейками |
|
памяти. |
Организация прямого доступа к памяти
Контроллер ПДП К1810ВТ37
Назначение линий выводов КПДП (рис. 3.39).
•CLK – вход тактового генератора FCLK=3 МГц.
•/СS – выбор и разрешение работы КПДП.
•RESET – сброс, переводит КПДП в исходное состояние.
•READY –Входной сигнал синхронизации работы КПДП с ВУ.
•HLDA – подтверждение захвата.
•DREQ3 – DREQ0 – входы запросов от ВУ.
•DB7 – DB0 – двунаправленная шина данных, имеющая z-состояние.
•/IOR, /IOW– как входы используется ЦП для чтения/записи содержимого внутренних регистров КПДП; как выходы в режиме ПДП чтения/записи данные из/в ВУ.
•EOP –вход сигнала низкого уровня, для прекращения передачи данных.
•А3 – А0 – адресные входы/выходы. Как входные в режиме работы с ЦП и для адресации к каналам и регистрам каналов КПДП. В режиме ПДП являются выходами А3 – А0 адреса ОЗУ
Микропроцессорные системы. Лекция 10. Подсистемы прямого доступа к памяти.
Назначение выводов, описание структуры КПДП (рис. 3.39).
•А7 – А4 – адресные выходы, на которые в режиме ПДП передаются разряды адреса ОЗУ.
•HRQ – Запрос к ЦП для захвата шин и перехода в режим ПДП.
•DACK3 – DACK0 – подтверждение ВУ о ачале циклов ПДП.
•ADSTB – строб адреса. MEMR/– чтение из памяти. MEMW– запись в память.
•Структура КПДП: четыре канала, каждый из которых состоит из четырех 16-разрядных регистров.
•Регистр текущего адреса CAR хранит текущий адрес ячейки памяти при выполнении цикла ПДП.
•Регистр циклов ПДП CWR хранит число слов, предназначенных для передачи.
•Регистр хранения базового адреса BAR
•Регистр WCR хранения базового числа циклов ПДП.
•Каждый канал имеет: 6-разрядный регистр режима MR,
•Регистр команд CR, определяющий параметры работы канала.
•Регистр условий SR, Регистр запросов RR и Регистр маски MASK.
Микропроцессорные системы. Лекция 10. Подсистемы прямого доступа к памяти.
Программирование контроллера ПДП
•Осуществляется ЦП командами ввода–вывода и возможно только в пассивном состоянии или при наличии на входе HLDA напряжения низкого уровня, если даже присутствует сигнал HRQ.
•Начальную инициализацию контроллера необходимо осуществить сразу же после включения напряжения питания по всем каналам (если даже они не используются), загружая команды и константы.
•Адреса внутренних регистров контроллера определяются кодом на выводах А3–А0.
•Устанавливаются жестко заданные и циклически изменяемые приоритеты каналов. При жестком задании наивысший приоритет имеет канал с меньшим номером. При циклическом изменении самый низший приоритет присваивается каналу после его обслуживании.
•В канал загружается начальный адрес ячейки памяти в регистр BAR, количество циклов в регистр CWR и в регистр MR режим канала.
•Ниже приведены форматы управляющих слов для контроллера и его каналов.
Режимы контроллера ПДП
•Контроллер ВТ37 программируется на:
•Одиночные передачи.
•Блочные передачи.
•Передачи по требованию. Циклы ПДП продолжаются
до прихода сигнала ЕОР=0, либо снятием запроса DREQ.
• Передачи память- память (через регистр TR).
Микропроцессорные системы. Лекция 10. Подсистемы прямого доступа к памяти.
Формат команды режима канала
D7 |
D6 |
D5 |
D4 |
D3 |
D2 |
D1 |
D0 |
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Адрес канала
0 |
0 |
- канал 0 |
0 |
1 |
- канал 1 |
1 |
0 |
- канал 2 |
1 |
1 |
- канал 3 |
Тип цикла ПДП
00 - цикл проверки
01 - цикл записи
10 - цикл чтения
11 - запрещенный код
|
|
Х Х - |
безразлично, |
если |
||
|
|
|
|
|||
|
|
1режим втоинициализации |
|
|||
|
Приращение |
1 |
декрементирование |
|||
|
адреса |
|
2 |
инкрементирование |
||
Режим обслуживания
00 - передача по требованию
01 - одиночная передача
10 - блочная передача
11 - каскадирование
Рис. 3.40. Формат команды установки режима MR