Учебное_пособие_по_Схемотехнике / =2В= Глава 2В

Мультиплексор. Это стандартный комбинационный узел, предназначенный для передачи данных, поступающих по нескольким входам D_i на единственный выход Y, при этом выбор входа, информация которого передается на выход, осуществляется двоичным кодом, поступающим на адресные входы А_i.

Операция мультиплексирования позволяет при помощи двоичного кода, поступающего на адресные входы А_i, выбирать один из информационных входов D_i и передавать его состояние на единственный выход Y.

Мультиплексоры различаются количеством информационных входов (n_D) и называются: мультиплексор «из n_D в 1». Например, мультиплексор «из 8 в 1» выполняет передачу данных одного из восьми входов на единственный выход, при этом номер входа, данные которого передаются на выход, определяется дополнительными адресными входами.

Н

n_A

аиболее полное использование адресных входов мультиплексора (отсутствие запрещенных комбинаций на адресных входах) возможно, если количество информационных входов n_D и количество адресных входов n_A связаны соотношением n_D = 2 .

Задача 2.4. Синтезировать мультиплексор, обладающий четырьмя информационными входами D₀, D₁, D₂, D₃, входом разрешения преобразований Е и одним прямым выходом Y. Синтез мультиплексора выполнить в базисе И, ИЛИ, НЕ.

Н

Индекс i информационного входа D однозначно соответствует двоичному числу А_i, как показано в табл. 2.5, следовательно, с учетом логического уровня, поступающего на вход разрешения Е, работу мультиплексора можно представить уравнением

Таблица 2.5

Таблица истинности переключений

мультиплексора «из 4 в 1»

Входы			Выход
адресные		разрешения
А1	А0	Е	Y
*	*	0	0
0	0	1	D0
0	1	1	D1
1	0	1	D2
1	1	1	D3

а основании условий задачи сформирована таблица истинности переключений мультиплексора (табл. 2.5).

. (2.17)

Ввиду несложности уравнения (2.17) на рис. 2.20,а, представлено условное графическое обозначение мультиплексора без его принципиальной схемы.

Передача данных выбранного информационного входа на выход выполняется при наличии разрешающего логического уровня на дополнительном входе  разрешения мультиплексирования (Е).

Наличие дополнительного входа разрешения мультиплексирования (рис. 2.20) позволяет наращивать количество входов, подключаемых к единственному выходу, используя при этом стандартные мультиплексоры «из 2 в 1», «из 4 в 1» или «из 8 в 1».

Мультиплексирование большого числа входных данных можно выполнять каскадированием стандартных мультиплексоров, при этом выходы Y мультиплексоров более низкого уровня подключаются на входы D_i мультиплексоров более высокого уровня, а для их корректной работы одноименные адресные входы A_i всех мультиплексоров одного уровня запараллеливаются.

Наиболее широко мультиплексоры используются для операций:

• передачи данных от многих источников к одному приёмнику  организации шин: адресов, данных, управления;

• преобразования параллельного кода в последовательный;

• логических, сдвига, сравнения;

• формирования псевдослучайных импульсных последовательностей.

Вывод. Мультиплексор, как интегральная схема средней степени интеграции, выполняет основную функцию адресного группирования данных при их передаче от многих источников к одному приёмнику.

Демультиплексор. Это стандартный комбинационный узел, предназначенный для передачи данных поступающих по единственному входу D на один из многих выходов Y_i, при этом выбор выхода, на который передается информация с входа, осуществляется двоичным кодом, поступающим на адресные входы А_i.

Операция демультиплексирования позволяет при помощи двоичного кода, поступающего на адресные входы А_i, выбирать один из выходов Y_i и передавать на него логический уровень информационного входа D.

Демультиплексоры различаются количеством информационных выходов n_D и называются: демультиплексор «из 1 в n_D». Например, мультиплексор «из 1 в 8» выполняет передачу данных из единственного входа на один из восьми выходов, при этом номер выхода, на который передаются данные с входа, определяется дополнительными адресными входами.

Наиболее полное использование адресных входов демультиплексора (отсутствие запрещенных комбинаций на адресных входах) возможно, если количество информационных выходов n_D и количество адресных входов n_A связаны соотношением n_A = log₂ n_D.

Задача 2.5. Синтезировать демультиплексор, обладающий четырьмя информационными выходами Y_i и входом разрешения преобразований Е. Синтез демультиплексора выполнить в базисе И, ИЛИ, НЕ.

Н

Индекс i выхода Y однозначно соответствует двоичному числу А_i (табл. 2.6), следовательно, с учетом логического уровня, поступающего на вход разрешения Е, работа демультиплексора представляется как:

а основании условий задачи сформирована таблица истинности переключений мультиплексора (табл. 2.6).

Таблица 2.6

Таблица истинности переключений

демультиплексора «из 1 в 4»

Входы			Выходы
адресные		разрешения
А1	А0	Е	Y0	Y1	Y2	Y3
*	*	0	0	0	0	0
0	0	1	D	0	0	0
0	1	1	0	D	0	0
1	0	1	0	0	D	0
1	1	1	0	0	0	D

(2.18)

Ввиду несложности уравнения (2.18) на рис. 2.21,а представлено условное графическое обозначение демультиплексора без его принципиальной схемы.

Передача данных с информационного входа на выбранный выход выполняется при наличии разрешающего логического уровня на дополнительном входе  разрешения демультиплексирования (Е).

Наличие дополнительного входа разрешения демультиплексирования (рис. 2.21) позволяет наращивать количество выходов, подключаемых к единственному входу, используя при этом стандартные демультиплексоры «из 1 в 2», «из 1 в 4» или «из 1 в 8».

Демультиплексирование большого числа выходных данных можно выполнять каскадированием стандартных демультиплексоров, при этом выходы Y_i демультиплексоров более высокого уровня подключаются на входы D демультиплексоров более низкого уровня, а для их корректной работы одноименные адресные входы A_i всех демультиплексоров одного уровня запараллеливаются.

Наиболее широко демультиплексоры используются для операций:

• передачи данных от одного источника к многим приёмникам  организации разделения одной шины на две, четыре или более;

• формирования нескольких логических функций для одного набора входящих аргументов;

• сдвига на произвольное число разрядов за один такт.

Вывод. Демультиплексор, как интегральная схема средней степени интеграции, выполняет основную функцию адресного разделения данных при их передаче от одного источника к многим приёмникам.

К

_i

оммутатор. Это стандартный комбинационный узел, реализуемый последовательным соединением мультиплексоров и демультиплексоров и предназначенный для передачи данных между многими входами D_i и многими выходами Y_i, при этом передача данных осуществляется в соответствии с кодом, поступающим на адресные входы как мультиплексора А_i, так и демультиплексора А^* .

О

_i

перация коммутации позволяет при помощи двоичного кода, поступающего на адресные входы мультиплексора А_i, выбирать один из информационных входов D_i и передавать его логический уровень на единственный выход Y, одновременно являющийся информационным входом демультиплексора D, затем, используя код, поступающий на адресные входы демультиплексора А^* , передать данные на указанный выход, следовательно, операция коммутации позволяет передавать данные между адресуемыми входами и выходами.

К

_i

оммутаторы различаются количеством информационных входов n_D и количеством информационных выходов m_D и называются: коммутатор «из n_D в m_D». Например, коммутатор «из 8 в 16» выполняет передачу данных одного из восьми входов на один из шестнадцати выходов, при этом номер входа, данные которого передаются на выход, определяется дополнительными адресными входами А_i, а номер выхода, на который поступают данные  входами А^* .

Задача 2.6. Синтезировать коммутатор, обладающий двенадцатью информационными входами X₀, Х₁, …, Х₁₂ и восьмью выходами Y₀, Y₁, …, Y₈, используя для этого мультиплексоры «из 4 в 1» и демультиплексоры «из 1 в 4», обладающие входом разрешения преобразований Е.

Определение количества мультиплексоров. По условию задачи каждый мультиплексор «из 4 в 1» позволяет объединить четыре информационных входа, следовательно, для объединения двенадцати входов потребуется три мультиплексора, которые создают первую ступень. Один мультиплексор «из 4 в 1», объединяющий три выхода первой ступени, создаёт вторую ступень.

Определение количества демультиплексоров. Каждый демультиплексор «из 1 в 4» позволяет реализовать четыре информационных выхода, следовательно, для реализации восьми выходов потребуется два демультиплексора.

Определив количество мультиплексоров и демультиплексоров, синтезируем принципиальную схему коммутатора (рис. 2.22).

Коммутатор «из 12 в 8», принципиальная схема которого приведена на рис. 2.22, содержит мультиплексоры D1, D2 и D3 на первой ступени и мультиплексор D4 на второй ступени, при этом информационный вход D₃ мультиплексора D4 заземлён, что позволяет формировать на его выходе логический ноль при комбинации А₂А₃ = 11₂.

В

₆

ыбор одного из демультиплексоров D5 или D6 осуществляется старшим адресным разрядом А^* , высокий уровень которого выбирает элемент D6, а низкий  D5. Например, комбинация А₀А₁А₂А₃А^* А^* А^* = = 0110011₂ позволяет направлять данные входа Х₁₀ на выход Y₆.

Вывод. Коммутатор, как интегральная схема средней степени интеграции, выполняет основную функцию адресной передачи данных от многих источников ко многим приёмникам.

Сумматор. Это стандартный комбинационный узел, предназначенный для сложения двух многоразрядных чисел двоичной системы счисления A_i и B_i с учётом переполнения в младшем разряде C_i–1 и формирования переноса в старший разряд С_i+1.

Операция суммирования позволяет сформировать на выходе S_i сумму двух одноразрядных чисел A_i и B_i, а также на выходе С_i+1 значение переполнения данного двоичного разряда, при этом при сложении учитывается перенос из младшего разряда С _i–1.

Задача 2.7. Синтезировать одноразрядный сумматор, формирующий на выходе S_i младший разряд, а на выходе С_i+1 старший разряд суммы двух одноразрядных чисел A_i + B_i с учётом переполнения в

м

Таблица 2.7

Таблица истинности работы

сумматора

Входы			Выходы
Аi	Bi	С i–1	Si	Сi+1
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

ладшем разряде С _i–1. Сумматор реализовать наименьшим количеством логических элементов произвольного базиса.

На основании условий задачи сформирована таблица истинности суммирования (табл. 2.7).

Минимизацию функции трёх аргументов, представленных в табл. 2.7, проще выполнить математическим способом:

В соответствии с (2.19) приведена принципиальная схема одноразрядного сумматора (рис. 2.23,а) и его условное графическое обозначение (рис. 2.23,б).

Как показано на рис. 2.23,а, изменение логического уровня на выходе S_i одноразрядного сумматора возможно после переключений последовательно включенных элементов D1 и D2, а на выходе С_i+1, для наиболее сложного переключения, после переключений последовательно включенных элементов D1, D3 и D5, следовательно, время суммирования в одноразрядном сумматоре

t_S = 2Т_п , (2.20а)

и время формирования переноса в старший разряд из одноразрядного сумматора

t_C = 3Т_п , (2.20б)

где Т_п  задержка переключения одного логического элемента.

Для выполнения сложения n-разрядного двоичного числа требуется использовать n однотипных одноразрядных сумматоров, по одному для каждого разряда, соединение которых показано на рис. 2.24.

Сумматор, принципиальная схема которого приведена на рис. 2.24, выполняет поразрядное сложение двух чисел A_i и B_i, при этом все разряды слагаемых чисел поступают параллельно (одновременно) на отдельные сумматоры, а перенос в старший разряд транслируется последовательно от младшего разряда к старшему. Такое включение сумматоров не имеет ограничений на разрядность чисел A и B, но возникновение переноса в младшем разряде, например в разряде С₁ , может изменить состояние старшего разряда, например С₅, после вычисления его суммы. Поэтому время, требуемое на сложение двух многоразрядных чисел, т.е. время, требуемое на формирование сигналов на выходах всех одноразрядных сумматоров с учётом переносов во всех разрядах, вычисляется по условию

(2.21)

где n  разрядность складываемых чисел на входе одноразрядного сумматора; t_S  время формирования логического уровня суммы (на выходе); t_C  время формирования логического уровня переноса (на выходе).

Как показано в (2.21), время вычисления суммы двух чисел Т_ в наихудшем варианте пропорционально количеству разрядов складываемых чисел и с учётом (2.20) составляет: Т_ = 11Т_п  для сложения двух 4-разрядных чисел; Т_ = 47Т_п  двух 16-разрядных чисел; Т_ = = 191Т_п  двух 64-разрядных чисел. Значительное время сложения двух многоразрядных чисел связано с последовательным прохождением сигнала переполнения через все одноразрядные сумматоры.

Для повышения быстродействия сумматоров используется способ ускоренного формирования переноса  параллельное прохождение сигнала переполнения. Для формирования ускоренного переноса одноразрядный сумматор разбивается на две части: схему ускоренного переноса и схему одноразрядного сложения.

Схема ускоренного переноса формирует сигналы переноса C_i одновременно для всех разрядов, участвующих в операции сложения. Наличие переноса для произвольного разряда формируется на основе значений переменных A, B и C как для текущего разряда, так и для всех младших разрядов, что порождает громоздкость общего уравнения. Для упрощения общего уравнения используются две вспомогательные функции  формирования переноса в i-м разряде при G_i = = A_iB_i = 1 и разрешения распространения переноса из i-го разряда при P_i = A_iB_i = 1, которые преобразуют уравнения (2.19) к виду

(2.22а)

(2.22б)

Используя (2.22), с учётом того, что перенос в нулевой разряд является внешним для сумматора, можно представить уравнения работы наиболее часто использующегося сумматора с ускоренным переносом для четырёх разрядов.

На основании (2.22а) формируются уравнения для выхода суммы каждого из четырёх разрядов:

.

Для формирования в сумматоре функции ускоренного переноса необходимо, чтобы при формировании переноса для i-го разряда учитывались непосредственные значения функций формирования и разрешения распространений для переносов во всех младших разрядах, следовательно, на основании (2.22б) формируются уравнения для выхода переноса каждого из четырёх разрядов:

.

Форма представления для четвёртого разряда (2.23б) позволяет оценить сложность формирования переноса, например, для 32-го разряда!

Четырёхразрядный сумматор является базовым при организации сумматоров 8, 16 разрядов или больше, следовательно, необходимо сформировать параллельные переносы между группами четырёхразрядных сумматоров, чтобы реализовать второй уровень параллелизма  перенос между тетрадами. Для организации второго уровня параллелизма используются две вспомогательные функции, формируемые на выходе четырёхразрядного сумматора (в каждой тетраде):

 формирования переноса

; (2.24а)

 разрешения распространения переноса

(2.24б)

В соответствии с (2.23) и (2.24) на рис. 2.25,а приведена принципиальная схема четырёхразрядного сумматора с параллельными переносами и выходами наращивания параллелизма, а на рис. 2.25,б представлено его условное графическое обозначение.

На рис. 2.25,а элементы D24, …, D27 создают выходы схемы ускоренного переноса для каждого разряда, а элементы D9 и D28, D11 и D29, D14 и D30, D18 и D31  схемы одноразрядного сложения; использование выходов элементов D23 и D32 позволяет формировать второй уровень параллелизма переносов.

Время вычисления суммы двух 4-разрядных чисел в сумматоре с параллельными переносами, как показано на рис. 2.25,а, не зависит от количества переносов внутри тетрады и составляет Т_ = 3Т_п для любых чисел тетрады.