1.6 Схема из rtl viewer для кода hdl

На рисунках 4 представлена схема из RTL viewer для VHDL кода. Данная схема соответствует функциональной схеме, составленной ранее.

Рисунок 5 – Схема из RTL viewer

1.7 Моделирование устройства, описанного кодом hdl.

На рисунке 6-7 представлены результаты временного и функционального моделирований мультиплексора 4-1, описанного на VHDL.

Рисунок 6 – Результат временного моделирования мультиплексора 4-1, описанного на VHDL

Рисунок 7 – Результат функционального моделирования мультиплексора 4-1, описанного на VHDL

Результат совпадает со значениями из таблицы истинности, представленной в таблицей 1.

1.8 Таблица истинности масштабируемого устройства

Согласно варианту 7 необходимо было произвести масштабирование мультиплексора 8-1 на основе мультиплексора 4-1. В таблице 2 представлена таблица истинности мультиплексора 8-1.

Таблица 2 – Таблица истинности для мультиплексора 8-1

Мультиплексор 8-1

Входы

Выход

E

x7

x6

x5

x4

x3

x2

x1

x0

a2

a1

a0

F

0

x

x

x

x

x

x

x

x

x

x

x

0

1

x

x

x

x

x

x

x

b0

0

0

0

b0

1

x

x

x

x

x

x

b1

x

0

0

1

b1

1

x

x

x

x

x

b2

x

x

0

1

0

b2

1

x

x

x

x

b3

x

x

x

0

1

1

b3

1

x

x

x

b4

x

x

x

x

1

0

0

b4

1

x

x

b5

x

x

x

x

x

1

0

1

b5

1

x

b6

x

x

x

x

x

x

1

1

0

b6

1

b7

x

x

x

x

x

x

x

1

1

1

b7