текст лаб / lab_1
.docxабораторная работа № 1.
Исследование дешифратора и шифратора.
Цель работы: 1) изучение функционирования простейшего КЦУ;
2) получение основных навыков проектирования схем в редакторе пакета Quartus15.
Краткие сведения об исследуемых устройствах.
В данной работе исследуются два устройства: дешифратор и шифратор.
В схемах микропроцессорных устройств дешифратор применяется для получения сигнала управления на направлении, адрес которого указан на адресных входах в текущий момент времени. К входам шифратора подключаются управляющие линии, по которым поступают запросы от различных устройств. На выходах шифратора в момент прихода запроса устанавливается адрес подключенного устройства, пославшего запрос. По этому адресу подключается шина данных для обмена данными между микропроцессорной системой и подключенным устройством.
Программное описание устройств производится, основываясь на их таблицах истинности. Примеры для рассмотрения: дешифратор на 3 входа и 8 выходов и шифратор на 8 входов и 3 выхода. Для дешифратора выходы определены по всем входным комбинациям, для шифратора возможно определить только 8 выходных комбинаций, соответствующих поступающему запросу. Комбинации, где запросы отсутствуют, или их 2 и более, приводят к отключению выходной шины.
Задание на работу в лаборатории.
1.Набрать свой логин и пароль, открыть пользователя. Пользуясь верхним меню Приложения отыскать строку Программирование, перейти на строку Quartus 15 и открыть пакет Quartus 15. При первом входе необходимо указать лицензию, идущую вместе с пакетом.
2. Пользуясь «Приложением 1» создайте проект, откройте файл Verilog HDL и запишите в нем текст Программы 1.1.
Программа 1.1
module dec
(input wire [2:0]adr,
output wire [7:0]mng);
reg [7:0]y;
assign mng=y;
always @(adr)
begin
case(adr)
3'b000: y=8'b00000001;
3'b001: y=8'b00000010;
3'b010: y=8'b00000100;
3'b011: y=8'b00001000;
3'b100: y=8'b00010000;
3'b101: y=8'b00100000;
3'b110: y=8'b01000000;
3'b111: y=8'b10000000;
endcase;
end
endmodule
5. Сохраните и откомпилируйте полученный файл.
6. Пользуясь «Приложением 2», произведите функциональную симуляцию полученного устройства. Установить на входной шине интервал изменения сигнала 20ns, используя опцию C (count value).
7. Откройте новый Verilog HDL файл и наберите текст Программы 1.2.
Программа 1.2
module cod
(input wire [7:0]mng,
output wire [2:0]adr);
reg [2:0]cd;
assign adr=cd;
always @(mng)
begin
case(mng)
8'b00000001: cd=3'b000;
8'b00000010: cd=3'b001;
8'b00000100: cd=3'b010;
8'b00001000: cd=3'b011;
8'b00010000: cd=3'b100;
8'b00100000: cd=3'b101;
8'b01000000: cd=3'b110;
8'b10000000: cd=3'b111;
default: cd=3'bzzz;
endcase;
end
endmodule
8. Сохраните и откомпилируйте файл.
9. Проведите функциональную симуляцию полученного устройства с параметрами по п.6.
Отчет должен содержать: названия и назначение исследуемых устройств, программы функционирования устройств и диаграммы их работы.