Организация ЭВМ и систем

щее, что изменение состояния триггера происходит на положительном фронте тактового сигнала. Если представляется ситуация, когда изменение происходит на отрицательном фронте, на тактовом входе стрелка отображается в обратную сторону.

Двухтактный RS-триггер

Устойчивая работа однотактных RS-триггеров в произвольной схеме возможна только в случае, если занесение в триггер информации осуществляется после завершения передачи информации о прежнем его состоянии в другой триггер.

Такой принцип обмена информацией реализован в двухтактных RSтриггерах.

Простейшая схема двухтактного RS-триггера показана на рис. 2.4.8,а, состоящей из двух однотактных RS-триггеров и инвертора в цепи синхронизации. При поступлении на вход RS-триггера сигнала C=1 входная информация заносится в первый однотактный RS-триггер, а второй при этом будет хранить информацию, относящуюся при этом к предыдущему периоду представления. По окончании действия сигнала синхронизации, когда C=0, первый RSтриггер перейдет в режим хранения, а второй перепишет из него новое значение выходного сигнала. Таблица на рис. 2.4.8,б задает закон функционирования такого двухтактного триггера.

Двухтактный триггер изменяет свои состояния только после действия сигнала синхронизации C=1 (переход в режим хранения информации). Поэтому из двухтактных триггеров можно строить произвольные схемы, в том числе подавать сигналы с выхода триггера на его вход. Символ TT в основном поле условного обозначения указывает на двухтактный триггер (рис. 2.4.8,в).

б

Рисунок 2.4.10 – Синхронный D-триггер: таблица истинности (а); карта Карно (б); логическая схема (в)

Т-триггеры

Триггер со счетным входом, T-триггер, в простейшем случае может быть реализован с использованием двухтактного синхронного RS-триггера. Состояние Т-триггера изменяется на каждом такте, если на его вход Т подается значение 1. Говорят, что такой триггер «переключает» свое состояние.

Схема Т-триггера, а также его таблица истинности, графическое обозначение представлены на рис. 2.4.11.

T-триггер должен реализовать функцию вида:

Q(t+1) = Q(t) ⌐T(t) + ⌐Q(t) T(t),

т.е. осуществлять операцию суммирования по модулю 2 сигнала состояния триггера Q и входного сигнала T.

В схеме T-триггера поступление сигнала Т = 1 приводит к записи в двухступенчатый RS-триггер состояния, противоположного ранее хранимому. При этом, так как триггер двухступенчатый, на его выходе сигнал изменится только по завершению действия сигнала Т = 1, что исключает возникновение генерации в схеме с обратной связью. Можно считать, что в данной схеме единичный входной сигнал представляется спадом сигнала Т = 1, т.к. при лю-

35

бой продолжительности сигнала Т = 1 изменение состояния Т-триггера происходит только один раз – при снятии сигнала Т = 1 (рис. 2.4.11,г).

а

б

Q

⌐Q

в

Рисунок 2.4.11 – Т-триггер: логическая схема (а); таблица истинности (б); графическое обозначение (в)

JK-триггеры

Распространенным типом триггера в системах интегральных логических элементов является универсальный двухтактный JK-триггер. JK-триггер обладает чертами триггеров SR и Т. Его схема, таблица истинности и обозначение приведены на рис. 2.4.12. Первые три строки в таблице истинности JKтриггера определяют его поведение, аналогичное поведению RS-триггера при C = 1, так что входы J и К соответствуют входам S и R соответственно. При входном сигнале J = К = 1 следующее состояние триггера определяется как

36

дополнение его текущего состояния. Это означает, что когда J = К = 1, триггер действует как переключатель, изменяя свое текущее состояние на противоположное. При С = 0 триггер находится в режиме хранения. Триггеры JK могут применяться для разных целей. В частности, их подобно D-триггерам можно использовать для хранения данных. На их основе также можно создавать счетчики, поскольку при соединении терминалов J и К они ведут себя как Т-триггеры.

а

б

Рисунок 2.4.12 – JK-триггер: логическая схема (а); таблица истинности (б); графическое обозначение (в)

37

2.5 Логическое проектирование

Основные процедуры логического проектирования (синтеза) цифровых устройств (Рис. 2.5.1):

Рис. 2.5.1. Структура набора для логического проектирования

Логические элементы без памяти (ЛЭ без П): И, ИЛИ, НЕ, И- НЕ, ИЛИ – НЕ;

Логические элементы с памятью (ЛЭ с П): триггеры; Логические узлы без памяти (ЛУ без П): сумматор, мультиплексор,

демультиплексор, шифратор, дешифратор. Логические узлы с памятью (ЛУ с П): регистр, счётчик; МП – микропроцессор; ЖЛ – жёсткая логика;

ПЛ – программируемая логика.

Таким образом, перед тем как начать логическое проектирование, необходимо выбрать тип логики (жёсткая или программируемая).

Набор булевых функций: Nн = 2 n;

Задача синтеза:

1.Уяснить задачу.

2.Определить число аргументов и число функций.

3.Составить таблицу истинности.

4.Получить булеву функцию.

5.Произвести её минимизацию.

38