- •Введение
- •7. Иерархия памяти
- •7.1. Основы
- •7.2. Организация кэш-памяти
- •7.2.1. Параметры описания кэш-памяти и ее иерархия
- •7.2.2. Увеличение производительности кэш-памяти
- •7.3. Принципы организации основной памяти в современных компьютерах
- •7.3.1. Общие положения
- •7.3.2. Увеличение разрядности основной памяти
- •7.3.3. Память с расслоением
- •7.3.4. Использование специфических свойств динамических зупв
- •7.4. Виртуальная память и организация защиты памяти
- •7.4.1. Концепция виртуальной памяти
- •7.4.2. Страничная организация памяти
- •7.4.3. Сегментация памяти
- •8. Современные микропроцессоры
- •8.1. Процессоры с архитектурой 80x86 и Pentium
- •8.2. Особенности процессоров с архитектурой sparc компании Sun Microsystems
- •8.3. Процессоры pa-risc компании Hewlett-Packard
- •8.4. Процессор mc88110 компании Motorola
- •8.5. Особенности архитектуры mips компании mips Technology
- •8.6. Особенности архитектуры Alpha компании dec
- •8.7. Особенности архитектуры power компании ibm и PowerPc компаний Motorola, Apple и ibm
- •8.7.1. Архитектура power
- •8.7.2. Эволюция архитектуры power в направлении архитектуры PowerPc
- •8.7.4. Процессор PowerPc 603
- •9. Организация ввода/вывода
- •9.1. Общие положения
- •9.2. Системные и локальные шины
- •9.2.1. Центральная шина
- •9.2.2. Стандарты шин
- •9.3. Устройства ввода/вывода
- •9.3.1. Основные типы устройств ввода/вывода
- •9.3.2. Магнитные и магнитооптические диски
- •9.3.3. Дисковые массивы и уровни raid
- •9.3.4. Устройства архивирования информации
- •10. Многопроцессорные системы
- •10.1. Классификация систем параллельной обработки данных
- •10.2. Модели связи и архитектуры памяти
- •10.3. Многопроцессорные системы с общей памятью
- •10.3.1. Мультипроцессорная когерентность кэш-памяти
- •10.3.2. Альтернативные протоколы
- •10.4. Основы реализации
- •11. Системы высокой готовности и отказоустойчивые системы
- •11.1. Основные определения
- •11.2. Подсистемы внешней памяти высокой готовности
- •11.3. Требования, предъявляемые к системам высокой готовности
- •11.3.1. Конфигурации систем высокой готовности
- •11.3.2. Требования начальной установки системы
- •11.3.3. Требования к системному программному обеспечению
- •11.3.4. Журнализация файловой системы
- •11.3.5. Изоляция неисправного процесса
- •11.3.6. Мониторы обработки транзакций
- •11.3.7. Другие функции программного обеспечения
- •11.3.8. Требования высокой готовности к прикладному программному обеспечению
- •11.3.9. Требования к сетевой организации и к коммуникациям
- •11.4. "Кластеризация" как способ обеспечения высокой готовности системы
- •11.4.1. Базовая модель vax/vms кластеров
- •11.4.2. Системное программное обеспечение vax-кластеров
- •11.4.3. Критерии оценки кластеров Gartner Group
- •11.4.4. Кластеры Alpha/osf компании dec
- •11.4.5. Unix-кластеры компании ibm
- •11.4.6. Кластеры at&t gis
- •11.4.7. Кластеры Sequent Computer Systems
- •11.4.8. Системы высокой готовности Hewlett-Packard
- •11.4.9. Кластерные решения Sun Microsystems
- •11.4.10. Отказоустойчивые решения Data General
- •Список использованных источников
7.3.4. Использование специфических свойств динамических зупв
Как упоминалось раньше, обращение к ДЗУПВ состоит из двух этапов: обращения к строке и обращения к столбцу. При этом внутри микросхемы осуществляется буферизация битов строки, прежде чем происходит обращение к столбцу. Размер строки обычно является корнем квадратным от емкости кристалла памяти: 1024 бита для 1Мбит, 2048 бит для 4 Мбит и т.д. С целью увеличения производительности все современные микросхемы памяти обеспечивают возможность подачи сигналов синхронизации, которые позволяют выполнять последовательные обращения к буферу без дополнительного времени обращения к строке. Имеются три способа подобной оптимизации:
блочный режим (nibble mode) - ДЗУВП может обеспечить выдачу четырех последовательных ячеек для каждого сигнала RAS.
страничный режим (page mode) - буфер работает как статическое ЗУПВ; при изменении адреса столбца возможен доступ к произвольным битам в буфере до тех пор, пока не поступит новое обращение к строке или не наступит время регенерации.
режим статического столбца (static column) - очень похож на страничный режим за исключением того, что не обязательно переключать строб адреса столбца каждый раз для изменения адреса столбца.
Начиная с микросхем ДЗУПВ емкостью 1 Мбит, большинство ДЗУПВ допускают любой из этих режимов, причем выбор режима осуществляется на стадии установки кристалла в корпус путем выбора соответствующих соединений. Эти операции изменили определение длительности цикла памяти для ДЗУВП.
Преимуществом такой оптимизации является то, что она основана на внутренних схемах ДЗУПВ и незначительно увеличивает стоимость системы, позволяя практически учетверить пропускную способность памяти. Например, nibble mode был разработан для поддержки режимов, аналогичных расслоению памяти. Кристалл за один раз читает значения четырех бит и подает их наружу в течение четырех оптимизированных циклов. Если время пересылки по шине не превосходит время оптимизированного цикла, единственное усложнение для организации памяти с четырехкратным расслоением заключается в несколько усложненной схеме управления синхросигналами. Страничный режим и режим статического столбца также могут использоваться, обеспечивая даже большую степень расслоения при несколько более сложном управлении. Одной из тенденций в разработке ДЗУПВ является наличие в них буферов с тремя состояниями. Это предполагает, что для реализации традиционного расслоения с большим числом кристаллов памяти в системе должны быть предусмотрены буферные микросхемы для каждого банка памяти.
Новые поколения ДЗУВП разработаны с учетом возможности дальнейшей оптимизации интерфейса между ДЗУПВ и процессором. В качестве примера можно привести изделия компании RAMBUS. Эта компания берет стандартную начинку ДЗУПВ и обеспечивает новый интерфейс, делающий работу отдельной микросхемы более похожей на работу системы памяти, а не на работу отдельного ее компонента. RAMBUS отбросила сигналы RAS/CAS, заменив их шиной, которая допускает выполнение других обращений в интервале между посылкой адреса и приходом данных. Такого рода шины называются шинами с пакетным переключением (packet-switched bus) или шинами с расщепленными транзакциями (split-traнсaction bus), которые будут рассмотрены в других главах. Такая шина позволяет работать кристаллу как отдельному банку памяти. Кристалл может вернуть переменное количество данных на один запрос и даже самостоятельно выполняет регенерацию. RAMBUS предлагает байтовый интерфейс и сигнал синхронизации, так что микросхема может тесно синхронизироваться с тактовой частотой процессора. После того, как адресный конвейер наполнен, отдельный кристалл может выдавать по байту каждые 2 нс.
Большинство систем основной памяти используют методы, подобные страничному режиму ДЗУПВ, для уменьшения различий в производительности процессоров и микросхем памяти.