Методическое пособие 665

по всем столбцам сразу. Следовательно, при открытии строки считывается вся страница памяти целиком, а для чтения значения конкретной ячейки памяти необходимо просто считать значения усилителя нужной линии данных (линии столбца).

Адресные линии мультиплексированы, что позволяет вдвое уменьшить их количество, но и время увеличивается вдвое, поскольку адреса столбца и строки передаются последовательно. Два специальных управляющих сигнала синхронизируют обращение к ячейке (рис. 16):

RAS# —сигнал выбора строки (Row Access Strobe); CAS# — сигнал выбора столбца (Column Access Strobe).

tCL

Время доступа

Рис. 16. Временная диаграмма доступа к данным

Первоначально на адресные линии подается адрес строки и сигнал RAS#, по которому на нужную строку матрицы памяти подается напряжение, и все транзисторы, соединенные с данной строкой, переходят в открытое состояние, а содержимое всей строки помещается в усилитель уровня. Такая операция называется активацией строки и определяется вре-

менем tRCD (рис. 16).

40

Далее передается адрес столбца и одновременно сигнал CAS#. После этого усилитель уровня ячейки DRAM передает данные, соответствующие адресу столбца в буфер вывода (активация столбца за время tCL).

При установке CAS в низкий уровень после прихода положительного фронта тактирующего импульса CLK, происходит выборка адреса столбца, который присутствует в данный момент на шине адреса, и открывается доступ к нужному столбцу матрицы памяти, то есть формирование данных на линии DQ.

Поскольку активация строки является деструктивной операцией, то после считывания данных строки их необходимо восстановить в строке. Эта операция называется перезарядкой или регенерацией строки (PRECHARGE). Поэтому на заключительном этапе сигналы RAS# и CAS# устанавливаются в высокое состояние (RAS to Precharge), а микросхема памяти производит восстановление содержимого строки.

Задержки между подачей управляющих сигналов измеряются в тактах системной шины и называются тай-

мингами. Существует множество различных способов задания тайминга. Основные тайминги памяти принято записывать в виде последовательности четырех чисел:

tCL-tRCD-tRP-tRAS, (4.1)

где tCL (CAS Latency) – временная задержка в тактах, которая происходит с момента подачи сигнала CAS до выдачи первого элемента данных на шину (каждый последующий элемент данных появляется на шине данных в очередном такте);

tRCD (RAS to CAS Delay) –задержка подачи сигнала CAS относительно сигнала RAS;

tRP – время, необходимое для регенерации и завершения цикла обращения к памяти, отсчитывается от команды PRECHARGE и до поступления новой команды активации

41

уже другой или той же самой строки памяти (в том же логическом банке);

tRAS (Active to Precharge Delay) —минимальный проме-

жуток времени, который должен пройти с момента подачи команды активации строки (RAS) до команды PRECHARGE, т. е. время, в течение которого строка остается активирована.

Пропускная способность SDRAM определяется как

где f – частота системной шины;

N – количество байт, передаваемых за один такт (ширина шины процессор-памяти);

K – коэффициент увеличения пропускной способности. Следует иметь в виду, что речь идет о максимально возможной пропускной способности, которая реализуется только в случае последовательной передачи данных, когда данные передаются с каждым тактом (пакетная передача). Смысл пакетной обработки заключается в том, что при активированной строке задание адреса столбца позволяет обратиться к последовательности нескольких столбцов (пакету) без дополнительного указания их адресов. Для этого в микросхеме SDRAM предусмотрен счетчик адресов. Количество адресуемых столбцов определяется длиной пакета (Burst Length, BL),

диаграмма доступа представлена на рис. 17.

Радикальным способом увеличения пропускной способности памяти стал переход к стандарту DDR (Double Data Rate

– удвоенная скорость передачи данных). Повышение быстродействия в DDR обеспечено за счет увеличения тактовой частоты и числа буферов промежуточного хранения (I/O Logic), через которые матрица элементарных ячеек памяти (ядро) обменивается данными с шиной памяти [12].

В DDR-памяти каждый буфер ввода-вывода передает два бита за один такт, то есть фактически работает на удвоенной тактовой частоте, оставаясь при этом полностью синхронизированным с ядром памяти. Однако для того чтобы реали-

42

зовать такой режим работы, необходимо, чтобы эти два бита были доступны буферу ввода-вывода на каждом такте работы памяти. Для этого требуется, чтобы каждая команда чтения приводила к передаче из ядра памяти в буфер сразу двух бит (рис. 18). С этой целью используются две независимые раздельные линии передачи от ядра памяти к буферам вводавывода по положительному фронту тактирующего импульса.

Рис. 17. Временная диаграмма доступа к данным при пакетной передаче

Рис. 18. Схема способа организации памяти – двойная предвыборка (Pre-fetch 2n)

43

Из буфера ввода-вывода один бит поступает на шину данных по положительному, другой по отрицательному фронту тактирующего импульса в нужном порядке. Это обеспечивает в два раза более высокую скорость работы буфера и соответственно вдвое большую пропускную способность памяти. В общем случае может быть организована 2n бит предвыборка перед передачей на шину данных – 2 независимые линии по n-бит каждая –архитектура памяти 2n-prefetch – DDRn. В этой архитектуре доступ к данным осуществляется «попарно», т.е. каждая команда чтения приводит к передаче двух элементов данных (BL>2).

Временная диаграмма работы памяти DDR3 SDRAM представлена на рис. 19. Сравнение RAM-ЗУ, представленное в табл. 7, показывает, как архитектура 2n-prefetch влияет на быстродействие.

Рис. 19. Временная диаграмма работы памяти DDR3 SDRAM (без учета банков памяти)

44

Длительность цикла обращения (access cycle) оценивает последовательный (пакетный) доступ к данным и вычисляется как

где tD – время доступа к ячейке памяти, вычисляемое как tCL+tRCD+tRP;

N – передаваемая порция (длина пакета); R – скорость передачи данных.

4.2. Задания и рекомендации по их выполнению Задание 1. Опишите полупроводниковые ЗУ с произ-

вольным доступом в анализируемом ПК по плану:

1 Порция данных, извлекаемых за одно обращение, обычно соответствует длине машинного слова (ширина шины памяти)

45