АВС. Темы к зачету

Темы к зачету

1.Преобразование памяти при страничной организации.

2.Суперскалярная архитектура.

3.Кэширование памяти. Назначение кэш, уровни кэш.

4.Преобразование памяти при сегментной организации.

5.Фрагментации.

6.Кэширование памяти. Структура кэш.

7.Динамическое прогнозирование переходов.

8.Статическое прогнозирование переходов.

9.Виды взаимосвязей(конфликтов) на этапе исполнения. Подмена регистров.

10.Виды взаимосвязей(конфликтов) на этапе исполнения. Подмена команд.

11.Предикации.

12.Внутрипроцессорная многопоточность.

13.Структура контроллера GIC.

14.Группы запросов по уровню защищенности, упорядочение приоритетов.

15.Статусы запросов, типы запросов.

16.Основные этапы программирования блоков GIC.

17.Параллельные внутренние порты, устройства формирования временных интервалов.

18.Шины PCI и PCI Express, устройства для последовательного обмена, шина

USB.

RAW:

1.SUB R7,R6,R3 2.AND R5,R7,R1 3.MOV R2,#86 1, 3, 2

1.MUL R2, R6, R5

2.ADD R3, R2, R4

MLA R3, R6, R5, R4

Порядок выполнения команд

1.AND R1, R2, R3

2.SUB R4, R1, #4

3.MOV R0,#25

4.ADD R4, R4, R0

5.LDR R0,=ADR

6.LDR R4,[R0]

7.MOV R2,#40 1, 3, 2, 7, 4, 5, 6

1.AND R1, R2, R3

2.MOV R0,#25

3.SUB R4, R1, #4

4.MOV R2,#40

5.ADD R4, R4, R0

6. LDR R0,=ADR // подмена R0<-> S0

7. LDR R4,[R0]

WAR:

MOV R1, R2

SUB R2, R0,#1 // подмена R2<->S2

WAW:

SUBS R7,R3,#4

ADDNE R7,R5,R4 // подмена R7<->S7

ADDEQ R7,R3,R4 //

Вывод: нарушение взаимосвязей WAR и WAW исправляется подменой регистров общего назначения на регистры из блока подмены. Нарушение взаимосвязи RAW не может быть компенсировано таким образом. Оно компенсируется изменением порядка следования команд на исполнение (формирование вторичной очереди).

Предикации

1.CMP R5,#0 BNE M1

ADD R4, R3,R2

B M2

M1: ADD R4,R5,R2

M2: …..

2.CMP R5,#0 ADDEQ R4, R3, R2 ADDNE R4, R5, R2