Основы схемотехники. 2011

Одновибраторы АГ3 и АГ4 имеют также дополнительный вход сброса -R, логический нуль на котором не только запрещает выработку выходного сигнала, но и прекращает его. Вход -R можно также использовать для запуска одновибратора. Стандартное включение одновибраторов предполагает подключение внешнего резистора и внешнего конденсатора (рис. 34).

Рис. 34. Стандартные схемы включения одновибраторов

Для одновибратора АГ1 длительность выходного импульса можно оценить по формуле T = 0,7RC. Эта формула работает при величине сопротивления резистора в пределах от 1,5 кОм до 43 кОм. Емкость конденсатора может быть любой. Внутри микросхемы имеется внутренний резистор сопротивлением около 2 кОм, подключенный к выводу R, поэтому можно включать одновибратор без внешнего резистора, подключая вывод R к напряжению питания. Повторный запуск одновибратора возможен после интервала времени t = C (если емкость измеряется в нанофарадах, то временной интервал получается в микросекундах). Для одновибраторов АГ3 и АГ4 длительность импульса можно оценить по формуле: T = 0,32C(R + 0,7). Сопротивление резистора может находиться в пределах от 5,1 кОм до 51 кОм, емкость конденсатора - любая. Перезапуск одновибратора возможен только в том случае, когда интервал между входными запускающими импульсами больше 0,224С.

Одновибраторы довольно легко позволяют решать самые разные задачи. Однако, применяя одновибраторы, надо всегда помнить, что длительность их выходных импульсов нельзя задать очень точно – ведь одновибратор имеет аналоговые цепи. На длительность выходного импульса одновибратора влияют разбросы номиналов резисторов и конденсаторов, температура окружающей среды, старение элементов, помехи по цепям питания и другие факторы. Поэтому применение одновибраторов нужно по возможности ограничивать только теми случаями, когда время выдержки можно задавать с не слишком высокой точностью (погрешность не менее 20–30%).

Любую функцию одновибратора может выполнить синхронное тактируемое устройство (на основе кварцевого генератора, триггеров, регистров, счетчиков), причем выполнить гораздо точнее и надежнее.

Примеры применения одновибраторов

Наиболее распространенные применения одновибраторов (рис. 35):

–увеличение длительности входного импульса;

–уменьшение длительности входного импульса;

–деление частоты входного сигнала в заданное число раз;

–формирование сигнала огибающей последовательности входных импульсов.

Рис. 35. Стандартные применения одновибраторов

Для увеличения или уменьшения длительности входного сигнала а) и б) надо всего лишь выбрать сопротивление резистора и емкость конденсатора, исходя из требуемой длительности выходного сигнала. В этом случае можно использовать одновибратор любого типа: как с перезапуском, так и без перезапуска.

Для деления частоты входных импульсов в заданное число раз в) применяется только одновибратор без перезапуска. При этом надо выбрать такую длительность выходного сигнала, чтобы одновибратор пропускал нужное количество входных импульсов. Например, если требуется разделить на 3 частоту входных импульсов f, то длительность выходного сигнала одновибратора надо выбрать в пределах от 2/f до 3/f. При этом одновибратор будет пропускать два входных импульса из каждых трех.

Для формирования огибающей входного сигнала г) используется только одновибратор с перезапуском. При этом длительность его выходного импульса должна быть выбрана такой, чтобы каждый следующий входной сигнал перезапускал одновибратор. Если частота входного сигнала равна f, то длительность выходного сигнала одновибратора должна быть не меньше, чем 1/f.

Еще одно важное применение одновибратора состоит в подавлении дребезга контактов кнопки. Одновибратор с большим временем выдержки (порядка нескольких десятых долей секунды) надежно подавляет паразитные импульсы, возникающие из-за дребезга контактов, и формирует идеальные импульсы на любое нажатие кнопки (рис. 36).

Рис. 36. Использование одновибратора для подавления дребезга контактов кнопки

Для этого можно использовать как одновибратор с перезапуском, так и одновибратор без перезапуска (на рисунке). Можно также подобрать время выдержки так, что одновибратор будет давать один импульс по нажатию кнопки, а другой импульс – по отпусканию кнопки. Иногда это бывает удобнее.

Одновибраторы можно также применять для построения генераторов (мультивибраторов) прямоугольных импульсов с различными значениями длительности импульсов и паузы между ними. При этом два одновибратора замыкаются в кольцо так, что каждый из них запускает другой после окончания своего выходного импульса (рис. 37). Один одновибратор формирует длительность импульса, а другой определяет паузу между импульсами. Изменяя номиналы резисторов и конденсаторов, можно получить нужные соотношения импульса и паузы.

Рис. 37. Генератор импульсов на двух одновибраторах

ЛЕКЦИЯ 8 ЭЛЕМЕНТЫ ПОСЛЕДОВАТЕЛЬНОСТНОГО ТИПА. ТРИГГЕРЫ

Триггеры являются простейшими представителями цифровых микросхем, имеющих внутреннюю память. Если выходные сигналы логических элементов и комбинационных микросхем однозначно определяются их текущими входными сигналами, то выходные сигналы микросхем с внутренней памятью зависят также еще и от того, какие входные сигналы и в какой последовательности поступали на них в прошлом, то есть они помнят предысторию поведения схемы. Именно поэтому их применение позволяет строить более сложные и интеллектуальные цифровые устройства, чем в случае простейших микросхем без памяти. Микросхемы с внутренней памятью называются еще последовательными или последовательностными, в отличие от комбинационных микросхем.

Триггеры сохраняют свою память только до тех пор, пока на них подается напряжение питания. Иначе говоря, их память относится к типу оперативной. После выключения питания и его последующего включения триггеры переходят в случайное состояние, то есть их выходные сигналы могут устанавливаться как в уровень логической единицы, так и в уровень логического нуля.

Большим преимуществом триггеров перед другими типами микросхем с памятью является их максимально высокое быстродействие (то есть минимальные времена задержек срабатывания и максимально высокая допустимая рабочая частота). Именно поэтому триггеры иногда называют также сверхоперативной памятью. Однако недостаток триггеров том, что объем их внутренней памяти очень мал, они могут хранить только отдельные сигналы, биты. Триггер можно рассматривать как одноразрядную ячейку памяти.

Асинхронный RS-триггер

Два элемента ИЛИ-НЕ с обратной связью между ними (рис. 1) образуют

триггер с комплементарными выходами Q и и входами запуска (S) и сброса (R). Если входным состояниям присвоить комплементарные значения S = 1 и R =

0, получим: и Следовательно, оба выхода характеризуются истинно комплементарными

состояниями. Аналогично при S = 0 и R = 1 получим обратное состояние выхода, но при R = S = 0 текущее состояние выхода не меняется. На этом основано использование RS - триггера в качестве запоминающего элемента. При R = S = 1 оба выхода обнуляются, однако их состояние оказывается неопределенным, если S и R одновременно становятся равными нулю. Поэтому обычно состояние входов R

= S = 1 считается недопустимым. Таблица истинности (табл. 1) дает представление о переключении RS-триггера.

Рис. 1. RS - триггер на элементах ИЛИ-НЕ

Таблица 1. Таблица истинности RS-триггера на логических элементах ИЛИ-НЕ

При рассмотрении основ цифровой техники было показано, что логическое уравнение не меняется при инвертировании всех переменных и взаимной замене логических операций (+) и (×). Воспользовавшись данным правилом, приходим к RSтриггеру на логических элементах И-НЕ (рис. 2) с той же таблицей истинности (табл. 1). Надо лишь иметь в виду, что входными переменными теперь служат

. Поскольку в дальнейшем предстоит часто сталкиваться с RS-триггером на логических элементах И-НЕ, приведем его таблицу истинности (табл. 2) для входных переменных .

Рис. 2. RS-триггер на элементах И-НЕ и временная диаграмма

Таблица 2. Таблица истинности RS-триггера на элементах И-НЕ

Синхронный RS-триггер

Часто используются RS-триггеры, способные реагировать на изменения состояния входов только в течение определенных временных интервалов, задаваемых дополнительной тактовой переменной C. Такой статически тактируемый RS-

триггер показан на рис. 3. При C = 0 имеем , и триггер сохраняет прежнее состояние. При C = 1 получается R = R' и S = S'. В этом случае схема ведет себя как обычный RS-триггер.

Рис. 3. Статически тактируемый RS-триггер

Синхронный D-триггер

Далее рассмотрим, как можно запомнить значение логической переменной D с помощью триггера, изображенного на рис. 3. Из рисунка видно, что Q = S, если состояния входов комплементарны и С = 1. Следовательно, чтобы запомнить значение переменной D, достаточно задать S = D и R = . Это делается так, как показано на рис. 4 посредством инвертора. У созданной таким способом ячейки памяти (триггера, тактируемого уровнем напряжения) Q = D, пока длится такт C = 1. Это видно и по таблице истинности (табл. 3). Благодаря данному свойству тактируемую ячейку памяти называют D-триггером. Если С = 0, запоминается текущее состояние выхода.

Таблица 3. Таблица истинности статического D-триггера

Очевидно, логический элемент И– НЕ G4 на рис. 4 при C = 1 действует как инвертор для D. Это делает излишним инвертор G5 и приводит к практической реализации D-триггера, показанного на рис. 5. Его условное обозначение представлено на рис. 6.

Рис. 6. Условное графическое обозначение статического D-триггера

Триггеры с временным запоминанием

Для многих применений, например в счетчиках и регистрах сдвига, статические триггеры не подходят. Здесь требуются триггеры, способные сохранить состояние входа в буферной памяти и передать ее содержимое на выход лишь после очередного блокирования входов. Поэтому подобные устройства состоят из ведущего триггера на входе и ведомого – на выходе (Master-Slave FlipFlop, или MSтриггер).

Схема MS-триггера показана на рис. 7. Он состоит из двух статически тактируемых RS-триггеров (рис. 3), которые взаимно– комплементарно блокируются тактовым импульсом С. Элемент G15 служит для инвертирования тактового импульса. Пока на тактовом входе С = 1, входная информация считывается ведущим триггером. Выходная информация при этом остается неизменной, поскольку ведомый триггер заблокирован. Триггер срабатывает по двум фронтам импульса С.

Рис. 7. RS-триггер, составленный из ведущего и ведомого триггеров

Как только на тактовом входе С = 0, ведущий триггер блокируется и фиксируется состояние, существовавшее непосредственно перед отрицательным фронтом импульса. Одновременно снимается запрет с ведомого триггера, и состояние ведущего передается на выход. Таким образом, поступление информации осуществляется в момент спада тактового импульса. Однако нет такого состояния тактового сигнала, при котором входные данные поступают прямо на выход, как в случае статического триггера.

Комбинация R = S = 1 на входе неизбежно приводит к неопределенному со-

стоянию выходов, так как входы у ведущего триггера одновременно переходят от 00 к 11 при С = 0. Чтобы рационально использовать все комбинации входных сигналов, комплементарные данные с выхода дополнительно подаются на входные логические элементы. Это делается с помощью обратной связи, выделенной жирными линиями на рис. 8. В таком случае внешние входы обозначаются символами J и K.

Из таблицы истинности (табл. 4) видно, что при J = K = 1 состояние выхода инвертируется при каждом тактовом импульсе. Подобное состояние равносильно делению частоты пополам (рис. 9), что позволяет применять JK-триггер, составленный из ведущего и ведомого триггеров, для построения простых счетчиков.

Рис. 8. JK-триггер типа ведущий– ведомый

Таблица 4. Состояние выходов JK-триггера типа ведущий– ведомый по истечении тактового цикла (010)

Рис. 9. JK-триггер в качестве делителя частоты

Однако из-за наличия обратной связи на функционирование JK-триггера накладывается важное ограничение: таблица истинности (табл. 4) реализуется, только если состояние входов JK не меняется, пока для тактового импульса соблюдается состояние C = 1. Дело в том, что, в отличие от RS-триггера (рис. 7), ведущий триггер в данном случае можно переключить только один раз и без возврата в исходное состояние, так как один из входных элементов И– НЕ всегда заблокирован благодаря обратной связи. Пренебрежение указанным ограничением приводит к множеству ошибок в цифровых схемах.

Выпускаются специальные варианты JK-триггеров типа ведущий– ведомый, свободные от этого ограничения. При блокировании входов здесь считывается именно то входное состояние, которое имело место в течение положительного фронта тактового импульса. Сразу по окончании фронта оба элемента на входе блокируются и перестают реагировать на изменения входного состояния (рис. 10). Тогда как в стандартном JK-триггере типа ведущий– ведомый входы J и K не изменяются, пока C = 1, в JK-триггере с блокированием входов они остаются неизменными только на время положительного фронта тактового импульса. Общее свойство названных триггеров состоит в том, что информация, считанная во время положительного фронта тактового импульса, появляется на выходе только во время отрицательного фронта. Это запаздывание обозначают знаками задержки на схемном символе триггера (рис. 11).

Обычно JK-триггеры снабжены несколькими входами J и K, ведущими к внутреннему элементу И– НЕ. Внутренние переменные J или K принимают значение 1 только тогда, когда на всех входах J или K выставлены единицы. Наряду с входами JK у JK-триггеров имеются входы запуска (S) и сброса (R), действующие

независимо от тактовых импульсов (то есть асинхронно) и позволяющие запускать и блокировать ведущий и ведомый триггеры. Приоритет у RS-входов выше, чем у JK-входов. Для перехода в тактируемый режим требуется установить R=S=0

или Триггеры с временным хранением информации могут быть построены из

двух статических D-триггеров (рис.5), включенных последовательно и управляемых комплементарными тактовыми импульсами (рис. 12). Пока тактирующая переменная C = 0, ведущий триггер отслеживает входной сигнал и Q1 = D. В это время ведомый триггер сохраняет прежнее состояние. Как только C = 1, информация D, имеющаяся в ведущем триггере, фиксируется в нем и в ведомом триггере и передается на выход Q. Таким образом, данные, имеющиеся на входе D в период положительного фронта тактового импульса, передаются на выход Q. В остальное время состояние входа D не оказывает какого-либо влияния, что легко заметить по графику на рис. 13. В отличие от JK-триггера с блокированием входов, считанное значение переносится на выход в момент положительного фронта тактового импульса, а не во время отрицательного фронта тактового импульса, поэтому на условном обозначении триггера отсутствует знак задержки (рис. 14). Решающее преимущество описанной схемы состоит в том, что для формирования нового сигнала D отводится весь период тактового импульса. Если же используется JK-триггер, процесс не должен занимать времени больше, чем длится состояние тактового сигнала «0», так что при симметричном тактовом импульсе доступное время сокращается вдвое.

Рис. 12. D-триггер, срабатывающий по одному фронту