6.4. Принципы построения измерителей ошибок
В зависимости от скорости передачи контролируемой системы передачи в анализаторе используются различные схемотехнические решения.
Рисунок 6.3. Генератор низкоскоростного BER анализатора
Низкоскоростной генератор тестовых кодов и детектор ошибок. Используемый в телекоммуникациях анализатор BER, состоящий [106] из генератора тестовых кодов и собственно анализатора ошибок, представлен на рисунках 6.3 и 6.4. Он предназначен для невысоких (до 200 Мбит/с) битовых скоростей, учитывая, что максимальные типовые скорости составляют 44.736 Мбит/с (DS3) в Северной Америке и 139.364 Мбит/с – за пределами Северной Америки.
PRBS с генератором кодовых групп, представленный на рис. 6.16, синхронизируется либо от источника тактового сигнала с фиксированной частотой (согласно G.703), либо от синтезатора, осуществляя тем самым изменение частоты синхронизации. В связи с этим использование данных средств требует задания некоторых определенных частот синхронизации и наличия возможности обеспечения их небольших смещений от ±15 до ±50 ppm. Для повторения тестовых кодов схема PRBS и генератор кодовых групп обычно имеют триггерную схему, управляющую либо выходным усилителем бинарных данных, который обеспечивает данные и данные с сопровождающим синхросигналом, либо выходную схему кодированных данных. Это позволяет создавать цикловую синхронизацию сигнала в соответствии с требованием, например, системы SONET/SDH. Кроме этого, данная схема способствует созданию соответствующего интерфейсного кода для эффективного восстановления тактовой синхронизации. Выходной усилитель обеспечивает необходимый уровень сигнала в соответствии со спецификацией электрического интерфейса, в том числе сигнала с чередованием полярности импульсов.
Рисунок 6.4. Низкоскоростной детектор ошибок
Детектор ошибок, показанный на рисунке 6.4, получает стандартный кодированный сигнал, восстанавливает генератор синхросигнала и устраняет кодирование для обеспечения бинарной даты и синхросигналов. Он обнаруживает любые нарушения алгоритма интерфейсного кода и посылает сигналы на счетчик ошибок, что составляет первый уровень процесса обнаружения ошибок. При работе с цикловыми сигналами приемник захватывает любой присутствующий элемент цикловой синхронизации, проверяет наличие цикловых ошибок и декодирует любые встроенные сигналы тревоги, или CRC биты, тем самым обеспечивая возможность измерения.
Наконец, бинарные данные и синхросигнал направляются на детектор ошибок и генератор эталонных тестовых кодов, которые проверяют полученный тестовый код бит за битом на предмет обнаружения логических ошибок. Временная база контролирует пропускание измерения для непрерывного, периодического и ручного режима. Накопленное количество ошибок обрабатывается для получения значения BER и анализа функционирования при наличии ошибок.
Высокоскоростной генератор тестовых кодов и детектор ошибок. На рисунках 6.5 и 6.6 показаны схемы [14] для 3 Гбит/с генератора тестовых кодов и детектора ошибок. Вследствие высокой битовой скорости генерация последовательных PRBS и кодовых групп на этой скорости не представляется целесообразной. Поэтому тестовые коды генерируются (рисунок 6.5) как параллельные 16-битные кодовые группы при максимальной скорости 200 Мбит/с, используя затем выполненные по биполярной технологии регистраторы смещения и высокоемкостную память. Высокоскоростные схемы обычно выполняются на основе арсенид-галлиевых логических схем, преобразующих параллельные данные в последовательный поток на скорости до 3 Гбит/с.
Согласно данной схеме, вход синхросигнала генерируется синтезатором частоты, согласующее устройство управляется через линию фиксированной задержки, а генератор тестовых кодов и выходной усилитель синхронизируются через схему дискретной и плавно изменяемой задержки, так что фаза синхросигнала/данных может изменяться как в положительном направлении, так и в отрицательном. Дискретные значения задержки составляют 250, 500 и 1000 пс, тогда как диапазон плавной задержки лежит в пределах от 0 до 250 пс с 1 пс инкрементом.
Корректор временной диаграммы, связанный с выходным усилителем, пересинхронизирует данные через триггер D типа для поддержания минимального фазового дрожания. Так как подобный тип тестового устройства обычно используется при проведении лабораторных измерений, выходные уровни синхросигнала и данных и постоянные смещения могут варьироваться для того или иного конкретного случая использования.
Детектор ошибок, показанный на рис. 6.6, имеет простое параллельное соединение, в связи с чем входы синхросигнала и данных проходят через схемы дискретной и плавной задержки, обеспечивая оптимальную настройку при обнаружении ошибок для любой фазы синхросигнала/данных. Действительно, путем настройки под контролем внутреннего процессора решающего порога и фазы синхросигнала условия функционирования детектора ошибок могут быть оптимизированы автоматически. Высокоскоростной демультиплексор преобразует последовательный поток данных в 16-битные параллельные кодовые группы наряду с поделенным на 16 синхросигналом. Параллельно соединенный генератор эталонных тестовых кодов синхронизируется с входными данными и осуществляет сравнение битов, поэтому любая ошибка фиксируется одним из двух счетчиков, первый из которых подсчитывает число ошибок, а второй – общее число битов. Процессор измерения обеспечивает анализ функционирования при наличии ошибок с разрешением до 1 мс.