3.3.4 Возможности тестирования
Поскольку для построения системы детекторов и длинных детектируемых объектов требуется много тысяч ASIC, многоуровневое тестирование должно быть разработано [15], чтобы обеспечить высокий выход полнофункциональных каналов детекторов. Процедуры требуют приведения чипа в работу на разных этапах цикла изготовления модуля детектора, используя: иглы зонда на уровне пластины, внутрисистемную связь и тест предварительной проводки после склеивания микрокабеля, соединяющего кремниевый датчик С помощью специального тестового приспособления [14]. Этот подход требует внедрения функций тестирования и отладки в ASIC как на цифровом (обсуждаемом в этой статье), так и на аналоговой.
Во-первых, для упрощения прослеживаемости образцов ASIC чипы реализуют 64-битную память электронного предохранителя (ядро IP, предоставляемое литейным цехом). Уникальный идентификатор назначается для известных хороших штампов на тестах уровня поверхности.
Чтобы эффективно отделить процедуры тестирования подсхем ASIC, на задней панели имеется программируемый генератор ударов. Это позволяет подавать путь данных с контролируемым количеством данных детерминированным или псевдослучайным способом. Генератор ударов снабжен собственным каналом FIFO, который сужает путь данных, связанный с внешними каналами. Частоту генерации ударов можно контролировать в диапазоне от 202 Кбит / с до 52 Мбит / с. Поле метки времени хитов может быть детерминированным (текущее значение счетчика временной метки) или псевдослучайным (выбираемое количество битов метки времени может быть рандомизировано с помощью LFSR с полиномом x8 + x6 + x5 + x4 + 1).
Для низкоуровневой проверки интерфейса доступна функция генерации неструктурированных кадров с увеличением полезной нагрузки. Также можно протестировать пути передачи данных по отдельным каналам. Для генерации попадания в путь данных возможно цифровое инициирование индивидуально выбранной группы интерфейсов интерфейсных каналов.
Упрощенный тестовый интерфейс используется для связи с чипом с использованием минимальных логических ресурсов, которые необходимо синхронизировать (два набора регистров сдвига и простой конечный автомат). Эта функция переопределяет интерфейс между внутренним и внешним интерфейсами. Возможна конфигурация всех интерфейсных регистров и непрерывного считывания выбранного канала. Он позволяет надежно измерять шум, создаваемый полнофункциональным цифровым интерфейсом, синхронизированным с высокой скоростью.
4 Резюме
Представленное внутреннее решение сталкивается с особыми требованиями самоисполняющейся системы сбора данных экспериментальной физики высоких энергий. Архитектура и особенности были представлены в деталях. Реализация использует тройную модульную избыточность на пути управления и в критической логике государственных машин. План этажа задней части занимает площадь 8140 мкм × 1170 мкм с умеренной плотностью. Дизайн был синтезирован на 54400 ворот и 12600 триггеров в дизайне ASIC. Он использует 4 тактовых домена.